简谈FPGA中系统运行频率计算方法与组合逻辑的层级
大家好，又到了每日学习的时间了，最近一个月比较忙，没有更新文章，希望各位没有想我，哈哈。
无用的话不多说，今天我们来聊一聊fpga中系统运行频率计算方法与组合逻辑的层级。
我们的设计需要多大容量的芯片？我们的设计能跑多快？这是经常困扰工程师的两个问题。对于前一个问题，我们可能还能先以一个比较大的芯片实现原型，待原型完成再选用大小合适的芯片实现。对于后者，我们需要一个比较精确的预估，我们的设计能跑50m，100m 还是133m？
首先让我们先来看看fmax 是如何计算出来的。图（1）是一个通用的模型用来计算fpga的。我们可以看出，fmax 受tsu ， tco ， tlogic 和 troute 四个参数影响。（ 由于使用fpga 全局时钟，时钟的抖动在这里不考虑）。
时钟周期 t = tco + tlogic + troute + tsu
时钟频率 fmax = 1/tmax
其中：
tco ： d 触发器的输出延时
tlogic ： 组合逻辑延时
troute ： 布线延时
tsu ： d 触发器的建立时间
图1 时钟周期的计算模型
让我看一下上图：图1，上图为时钟周期的计算模型，由词可以看出，在影响fmax 的四个参数中，由于针对某一个器件tsu 和tco 是固定的，因此我们在设计中需要考虑的参数只有两个tlogic 和troute.通过良好的设计以及一些如pipeline 的技巧，我们可以把tlogic 和troute 控制在一定的范围内。达到我们所要求的fmax.
经验表明一个良好的设计，通常可以将组合逻辑的层次控制在4 层以内，即（ lut levels 《=4 ） 。而lut levels（ 组合逻辑的层次 ）将直接影响tlogic 和troute 的大小。 组合逻辑的层次多，则tlogic 和troute 的延时就大，反之， 组合逻辑的层次少，则tlogic 和troute 的延时就小。
让我们回过头来看看xilinx 和altera 的fpga 是如何构成的。是由logic cell （ xilinx ）或 logic element（ altera ）这一种基本结构和连接各个logic cell 或logic element 的连线资源构成。无论是logic cell 还是 logic element ，排除其各自的特点，取其共性为一个4 输入的查找表和一个d 触发器。如图（2）所示。而任何复杂的逻辑都是由此基本单元复合而成。图（3）。上一个d 触发器的输出到下一个d 触发器的输入所经过的lut 的个数就是组合逻辑的层次（ lut levels ）。因此，电路中用于实现组合逻辑的延时就是所有tlut 的总和。在这里取lut levels = 4 。故tlogic = 4 * tlut 。
图2 fpga的基本逻辑单元
图3 复杂组合逻辑的实现
解决的 tlogic 以后，我们来看看troute 如何来计算。由于xilinx 和altera 在走线资源的设计上并不一样，并且xilinx 没有给出布线延时的模型，因此更难于分析，不过好在业内对布线延时与逻辑延时的统计分析表明， 逻辑延时与布线延时的比值约为1:1 到1:2.由于我们所选用的芯片大量的已经进入0.18um 和0.13um 深亚微米的工艺，因此我们取逻辑延时与布线延时的比值为1:2.
troute = 2 * tlogic
tmax = tco + tlogic + troute + tsu
= tco + tsu + 3 * tlogic
= tco + tsu + 12 * tlut
下表是我们常用的一些 xilinx 和altera 器件的性能估算。我们选取的是各个系列中的最低的速度等级。由于altera 的apex ，apex ii 系列器件的不同规模的参数不同，我们选取ep20k400e 和 ep2a15 作代表。
# 以ep20k400e-3 的数据计算得出。
## 以 ep2a15-9 的数据计算得出
今天我们就聊到这里，各位，加油。
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时钟周期 t = tco + tlogic + troute + tsu
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其中：
tco ： d 触发器的输出延时
tlogic ： 组合逻辑延时
troute ： 布线延时
tsu ： d 触发器的建立时间
图1 时钟周期的计算模型
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图2 fpga的基本逻辑单元
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troute = 2 * tlogic
tmax = tco + tlogic + troute + tsu
= tco + tsu + 3 * tlogic
= tco + tsu + 12 * tlut
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