锁存器Lacth & 触发器Flip-flop就是实现储存功能的两种逻辑单元电路
大多数数字系统中，除了需要具有逻辑运算和算术运算功能的组合逻辑电路外，还需要具有储存功能的电路，组合逻辑电路和储存电路相结合可构成时序逻辑电路，锁存器lacth& 触发器flip-flop就是实现储存功能的两种逻辑单元电路。
锁存器是对电平敏感的电路，它们在一定电平作用下改变状态。基本sr锁存器由输入信号电平直接控制其状态，传输门控或逻辑门控锁存器在使能电平作用下由输入信号决定其状态。在使能信号作用期间，门控锁存器输出跟随输入信号变化而变化。
触发器则是对时钟脉冲边沿敏感的电路，根据不同的电路结构，它们在时钟脉冲的上升沿或下降沿作用下改变状态。目前流行的触发器电路主要有主从、维持阻塞和利用传输延迟等几种结构，它们的工作原理个不相同。
触发器按逻辑功能分类有d触发器、jk触发器、t触发器和sr触发器。它们的功能可用特性表、特性方程和状态图来描述。触发器的电路结构与逻辑功能没有必然联系。例如jk触发器既有主从结构也有维持阻塞或利用传输延迟结构。每一种逻辑功能的触发器都可以通过增加门电路和适当的外部连线转换为其它功能的触发器。
之所以能够有记忆功能能够存储信息，最主要的就是它把输出有反馈到了输入，形成了反馈这样它就能保持稳定。这使得lacth & flip-flop与组合逻辑电路的分析有了很大的不同，当然latch & flip-flop本来就只有这么几种，记住就行。不需要自己去创新。
从最基本的用两个或非门构成的sr锁存器到在前面加上两个与门和一个使能端e的逻辑门控sr锁存器，这样就可以实现多个锁存器同步进行数据锁存。但是sr锁存器有个很不好的地方就是当sr同时为1的时候，它会出现不确定状态，解决这个问题其实也很简单在逻辑门sr锁存器的s和r之间串上一个非门这样s和r永远都不会一样，当然同时为0的状态时有使能端e决定的，这个就是d锁存器，当e为1时，输出q = d；当e为0时，输出q保持之前的状态不变。再讲了传输门门控d锁存器，大致工作原理是当e为1的时候，放输入信号进来，当e为0时，锁存前一时刻(e=1时)的数据，后来就提出了在时序图中的几个基本概念：建立时间(tsu)、保持时间(th)、脉冲宽度(tw)和传输延迟时间()。
触发器的电路结构就不仔细分析了，关键是看看几种触发器的逻辑功能，触发器在每次时钟脉冲触发沿到来之前的状态称为现态，而在此之后的状态称为次态。所谓触发器的逻辑功能，是指次态与现态、输入信号之间的逻辑关系。
d触发器功能比较简单，输出q的值直接等于输入d就行。jk触发器由特性表，特性方程或状态图都可以看出，当j=1,k=0时，触发器的下一个状态被置1；当j=0,k=1时，将被置0；当j=k=0时，触发器状态保持不变；当j=k=1时，触发器翻转。在所有类型的触发器中jk触发器具有最强的逻辑功能，它能执行置1、置0、保持和翻转四种操作，并可以简单的附加电路转换为其他功能的触发器，因此在数字电路中被广泛应用。在某些场合，需要对计数功能进行控制，当控制信号t=1时，每来一个cp脉冲，它的状态翻转一次；而当t=0时，则不对cp信号做出响应而保持状态不变。这就是t触发器。其实t触发器很简单就是把jk触发器的jk两端接在了一起。仅有置位、复位功能的触发器称为sr触发器，并且还有约束条件sr=0。
各种触发器之间是可以很轻松的相互转换的，要会灵活应用。
锁存器能根据输入端把结果自行保持;触发器是指由时钟边沿触发的存储器单元；由敏感信号（电平，边沿）控制的锁存器就是触发器；
写电路时，产生锁存器的原因：
if语句中，没有写else，默认保持原值，产生锁存器，可能不是想要的结果；
case语句中，没有写完整default项，也容易产生锁存器；
例子：
always@(a or b)
begin
if(a) q=b;
end
产生了锁存器，如下
没有锁存器的情况
always@(a or b)
begin
if(a) q=b;
else q=0;
end
避免使用d锁存器，尽量使用d触发器
d锁存器
moduletest_latch(y,a,b);
outputy;inputa;inputb;regy;
always@(aorb)begin
if(a==1’b1)
y=b;
endendmodule
d触发器
moduletest_d(y,clk,a,b);
outputy;inputclk;inputa;inputb;regy; always@(posedgeclk)begin if(a==1'b1)
y=b;
endendmodule
从图8可知，例10对应的电路是d触发器。信号a被综合成d触发器的使能端，只有在时钟上沿到来且a为高时，b信号的值才能传递给a；只要在时钟上升沿期间信号b是稳定，即使在其他时候b还有毛刺，经过d触发器后数据是稳定的，毛刺被滤除。
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锁存器是对电平敏感的电路，它们在一定电平作用下改变状态。基本sr锁存器由输入信号电平直接控制其状态，传输门控或逻辑门控锁存器在使能电平作用下由输入信号决定其状态。在使能信号作用期间，门控锁存器输出跟随输入信号变化而变化。
触发器则是对时钟脉冲边沿敏感的电路，根据不同的电路结构，它们在时钟脉冲的上升沿或下降沿作用下改变状态。目前流行的触发器电路主要有主从、维持阻塞和利用传输延迟等几种结构，它们的工作原理个不相同。
触发器按逻辑功能分类有d触发器、jk触发器、t触发器和sr触发器。它们的功能可用特性表、特性方程和状态图来描述。触发器的电路结构与逻辑功能没有必然联系。例如jk触发器既有主从结构也有维持阻塞或利用传输延迟结构。每一种逻辑功能的触发器都可以通过增加门电路和适当的外部连线转换为其它功能的触发器。
之所以能够有记忆功能能够存储信息，最主要的就是它把输出有反馈到了输入，形成了反馈这样它就能保持稳定。这使得lacth & flip-flop与组合逻辑电路的分析有了很大的不同，当然latch & flip-flop本来就只有这么几种，记住就行。不需要自己去创新。
从最基本的用两个或非门构成的sr锁存器到在前面加上两个与门和一个使能端e的逻辑门控sr锁存器，这样就可以实现多个锁存器同步进行数据锁存。但是sr锁存器有个很不好的地方就是当sr同时为1的时候，它会出现不确定状态，解决这个问题其实也很简单在逻辑门sr锁存器的s和r之间串上一个非门这样s和r永远都不会一样，当然同时为0的状态时有使能端e决定的，这个就是d锁存器，当e为1时，输出q = d；当e为0时，输出q保持之前的状态不变。再讲了传输门门控d锁存器，大致工作原理是当e为1的时候，放输入信号进来，当e为0时，锁存前一时刻(e=1时)的数据，后来就提出了在时序图中的几个基本概念：建立时间(tsu)、保持时间(th)、脉冲宽度(tw)和传输延迟时间()。
触发器的电路结构就不仔细分析了，关键是看看几种触发器的逻辑功能，触发器在每次时钟脉冲触发沿到来之前的状态称为现态，而在此之后的状态称为次态。所谓触发器的逻辑功能，是指次态与现态、输入信号之间的逻辑关系。
d触发器功能比较简单，输出q的值直接等于输入d就行。jk触发器由特性表，特性方程或状态图都可以看出，当j=1,k=0时，触发器的下一个状态被置1；当j=0,k=1时，将被置0；当j=k=0时，触发器状态保持不变；当j=k=1时，触发器翻转。在所有类型的触发器中jk触发器具有最强的逻辑功能，它能执行置1、置0、保持和翻转四种操作，并可以简单的附加电路转换为其他功能的触发器，因此在数字电路中被广泛应用。在某些场合，需要对计数功能进行控制，当控制信号t=1时，每来一个cp脉冲，它的状态翻转一次；而当t=0时，则不对cp信号做出响应而保持状态不变。这就是t触发器。其实t触发器很简单就是把jk触发器的jk两端接在了一起。仅有置位、复位功能的触发器称为sr触发器，并且还有约束条件sr=0。
各种触发器之间是可以很轻松的相互转换的，要会灵活应用。
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case语句中，没有写完整default项，也容易产生锁存器；
例子：
always@(a or b)
begin
if(a) q=b;
end
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begin
if(a) q=b;
else q=0;
end
避免使用d锁存器，尽量使用d触发器
d锁存器
moduletest_latch(y,a,b);
outputy;inputa;inputb;regy;
always@(aorb)begin
if(a==1’b1)
y=b;
endendmodule
d触发器
moduletest_d(y,clk,a,b);
outputy;inputclk;inputa;inputb;regy; always@(posedgeclk)begin if(a==1'b1)
y=b;
endendmodule
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