FPGA设计中的HLS 工具应用
1 概述
在集成电路行业飞速发展的今天，缩短产品开发的周期而又不牺牲验证过程，这不可避免地成为了商业市场的一个关键因素。xilinx vivado high level synthesis （即vivado hls，高层综合）。这个工具直接使用c、c++或systemc 开发的高层描述来综合数字硬件，这样就不再需要人工做出用于硬件的设计，像是vhdl 或verilog 这样的文件，而是由hls 工具来做这个事情。
图 1 fpga设计中的抽象层次
从图1 可知，抽象的层次越高可见的细节就越少，对于设计者来说设计起来越容易。
2 labs 1 vivado hls 生成rtl级文件
本次实验以fir（finite impulse response）滤波器，有限长单位冲激响应滤波器为例。
fir.c源代码：
fir_test.c源码：
******************************************************************************/
#include
#include
#include fir.h
int main () {
const int samples=600;
file *fp;
data_t signal, output;
coef_t taps[n] = {0,-10,-9,23,56,63,56,23,-9,-10,0,};
int i, ramp_up;
signal = 0;
ramp_up = 1;
fp=fopen(out.dat,w);
for (i=0;i= 75))
ramp_up = 0;
else if ((ramp_up == 0) && (signal run c simulation 点击ok
c代码仿真完成 0 errors
第三步：高级综合
点击solution > run c synthesis>active solution
综合完成。
第四步：rtl验证
点击solution>run c/rtl cosimulation ok
第五步：ip创建
verilog代码以及ip已经生成。
fir滤波器工程也已经生成。
至此vivado hls的基本使用，以及fir滤波器从c代码已经完全转化为verilog和vhdl的代码以及ip。下节将演示如何使用vivado添加fir滤波器ip。
LTM4632为三个电源轨提供完整的高性能稳压器解决方案
智能设备助推，中国能否占领MEMS市场？
科大讯飞在人工智能领域所取得的进展以及对于未来的展望
桁架机器人的常用使用范围
重新审视百元基因测序,多款APP涉嫌过度收集个人生物识别信息
FPGA设计中的HLS 工具应用
关于毫米波雷达的性能分析和应用
什么是电涌,电涌的产生及危害
示波器差分探头怎么接线
5G双频WiFi模块SKW93A在工业传输数据的优势有哪些
虹科新品|HK-Edgility敏捷边缘计算套件
华为Mate10什么时候上市？最新消息：华为Mate10真机渲染图曝光，全面屏+麒麟970+第三代徕卡，干掉iPhone8妥妥的
数字电位器AD8402与8031的接口电路及程序设计
电磁炉LED数字显示驱动芯片WT2003H的功能特点
大唐移动总工程师王映民:基于场景的5G技术和业务
PCIe Gen5.0的设计与优化
基于DSP的Flash存储器坏块自动检测系统
歌尔如何减少TWS耳机与耳机充电盒之间接触点
除了华为我们还应该有100个“华为”
SMT的加工流程是什么
在集成电路行业飞速发展的今天，缩短产品开发的周期而又不牺牲验证过程，这不可避免地成为了商业市场的一个关键因素。xilinx vivado high level synthesis （即vivado hls，高层综合）。这个工具直接使用c、c++或systemc 开发的高层描述来综合数字硬件，这样就不再需要人工做出用于硬件的设计，像是vhdl 或verilog 这样的文件，而是由hls 工具来做这个事情。
图 1 fpga设计中的抽象层次
从图1 可知，抽象的层次越高可见的细节就越少，对于设计者来说设计起来越容易。
2 labs 1 vivado hls 生成rtl级文件
本次实验以fir（finite impulse response）滤波器，有限长单位冲激响应滤波器为例。
fir.c源代码：
fir_test.c源码：
******************************************************************************/
#include
#include
#include fir.h
int main () {
const int samples=600;
file *fp;
data_t signal, output;
coef_t taps[n] = {0,-10,-9,23,56,63,56,23,-9,-10,0,};
int i, ramp_up;
signal = 0;
ramp_up = 1;
fp=fopen(out.dat,w);
for (i=0;i= 75))
ramp_up = 0;
else if ((ramp_up == 0) && (signal run c simulation 点击ok
c代码仿真完成 0 errors
第三步：高级综合
点击solution > run c synthesis>active solution
综合完成。
第四步：rtl验证
点击solution>run c/rtl cosimulation ok
第五步：ip创建
verilog代码以及ip已经生成。
fir滤波器工程也已经生成。
至此vivado hls的基本使用，以及fir滤波器从c代码已经完全转化为verilog和vhdl的代码以及ip。下节将演示如何使用vivado添加fir滤波器ip。
LTM4632为三个电源轨提供完整的高性能稳压器解决方案
智能设备助推，中国能否占领MEMS市场？
科大讯飞在人工智能领域所取得的进展以及对于未来的展望
桁架机器人的常用使用范围
重新审视百元基因测序,多款APP涉嫌过度收集个人生物识别信息
FPGA设计中的HLS 工具应用
关于毫米波雷达的性能分析和应用
什么是电涌,电涌的产生及危害
示波器差分探头怎么接线
5G双频WiFi模块SKW93A在工业传输数据的优势有哪些
虹科新品|HK-Edgility敏捷边缘计算套件
华为Mate10什么时候上市？最新消息：华为Mate10真机渲染图曝光，全面屏+麒麟970+第三代徕卡，干掉iPhone8妥妥的
数字电位器AD8402与8031的接口电路及程序设计
电磁炉LED数字显示驱动芯片WT2003H的功能特点
大唐移动总工程师王映民:基于场景的5G技术和业务
PCIe Gen5.0的设计与优化
基于DSP的Flash存储器坏块自动检测系统
歌尔如何减少TWS耳机与耳机充电盒之间接触点
除了华为我们还应该有100个“华为”
SMT的加工流程是什么