PCIe Gen5.0的设计与优化
前言：pciexpress base和cardelectro mechanical（cem）规范定义了用于桌面/服务器pcie通道的拓扑结构。典型的通道包括root complex（cpu），baseboard（主板），cem连接器，add-in card（aic）和non-root complex（gpu / ssd / nic）。交流耦合电容放置在靠近发射器的tx通道上。
pcie gen5相关规范预计将于2019年完成。数据速率从16 gt/s增加到32gt/s。该通道最多可包含2个cem连接器，并且在母板和aic上具有与gen4类似的走线长度。(小于4 inch)
pcie5.0 大致拓扑结构
本文讨论了gen5的新性能要求，并描述了在连接器和aic上实现这些要求的关键设计因素，上一代gen4的设计要求简列如下：
1.使用更高等级的pcb材料，例如megtron 6、 megtron 7、it-988g-se材料需要多和加工厂沟通，其他要求可能具有挑战性，如无卤素、耐高温、超大板要求。
2.必须保持cem连接器的向后代的兼容性，同时提高其性能。
要使用以前的pciecard，cem连接器的外部外壳尺寸必须保持不变。可以修改连接器的内部尺寸以实现所需的损耗和串扰预算，但仍必须保持与旧aic的兼容性。在连接器内部，我们可以改变触点的几何形状，以实现更好的插入损耗（il）和回波损耗（rl），同时保持相同的形状因子以保持向后兼容性。这改善了配合接口区域的阻抗，同时将串扰提高到-40db以下的水平。我们还可以在设计中添加有损塑料材料，以抑制不需要的接地模式共振。
pcie4 和pcie 5 cem连接器阻抗比对（amphenol）
3.关于走线和via
对于aic设计人员来说，第一个要问的关键问题是，“我们可以继续使用gen5 pcb的微带走线技术吗？”虽然gen4中的大多数基板已经使用带状线，但典型的aic仍然使用微带来实现更简单的布线，通常短于4inch，性能可接受。由于所有球栅阵列（bga）焊盘，金手指和背面安装的交流耦合电容都在表面层上，因此微带线选择可最大限度地减少通孔数量。历史上，微带通常表现出比带状线更低的损耗，因为通常使用更宽的线宽来保持85欧姆的阻抗。然而，对于gen5速度，微带线具有与带状线相当的损耗，并且在阻抗控制，铜表面粗糙度，远端串扰和模式转换方面比带状线差得多。微带线对大批量生产（hvm），温度和湿度变化也更敏感。相比之下，带状线需要更多的过孔用于层过渡，并且可能需要通过back drill减少stub。造成布线通道狭窄，这可能需要增加pcb层数。
4.对于差分线阻抗公差控制，要求最好在+-5%，保证pcb阻抗平滑。
综上所述：对于每个产品系列，所有这些因素之间的权衡导致不同的设计选择。gen5的回损目标也很难实现。通常，金手指和连接器接触处造成了阻抗不匹配。为了解决这个问题，我们建议改进引入线的形状和尺寸，以更好地保持阻抗并优化回波损耗，从而优化整体通道性能。
gen5的新增设计规则分享如下：
1.cem连接器处的优化设计，如下图是2中fanout的方式
2种cem连接器的出线方式
蓝色线显示原始结构的串扰，其中不包括额外的通孔。红色线显示了通过添加接地通孔可以实现的实质性改进，每个pin脚接另一端地，接地通孔用于改善接回流地路径的整体完整性。
2.add-in card (aic) 金手指部分尺寸的设计
pcie 4 和pcie 5aic card 尺寸比对
（amphenol）
pcie 4 和pcie 5 aic card 内部尺寸比对
（amphenol）
为了保持向后兼容性，根据pcie gen5规范，金边指的前边缘距离插卡边缘依然是5.6 mm。连接区域与较旧的gen4版本相同。 pcie gen4和gen5的aic形状因子分别如上图所示
为了减少next，在pcie gen5附加卡的边缘指区域下方增加了20.5mil的内部接地层。内部接地层位于pcb内部深处，并且不延伸到边缘手指处。
3. 金手指部分焊盘的设计
pcie4 和pcie 5 aic card 焊盘尺寸比对
对比gen4和gen5之间的aic焊盘尺寸。 pcie gen5焊盘尺寸为3.91x0.7 mm（上图中所示的黄色焊盘），pcie gen5的接触焊盘已减小到3.0x0.6 mm（图中所示的黑色焊盘）。更改接触垫尺寸可将擦拭距离从2.5mm（pcie gen4 smt）减小到1.6 mm（pcie gen5 smt），满足建议的最小擦拭距离1.43 mm且有足够的缓冲。 根据pcb制造商的意见，只要尺寸公差不低于+/- 0.038 mm，手指尺寸的减小就不会产生任何成本影响。 这种公差可由顶级pcb供应商维护。
优化焊盘后损耗结果比对
4. aic走线部分优化
使用上述优化结果，x-talk，插损，回损指标均有相应提高
5.使用带状线
微带线设计时，仿真结果显示出比带状线更差的x-talk，但对于具有20db+损耗的全通道，它们在眼图边缘上的差异很小。
原文标题：si-list【中国】pcie gen 5.0 pcb的设计与优化
文章出处：【微信公众号：信号完整性与电源完整性研究】欢迎添加关注！文章转载请注明出处。
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本文讨论了gen5的新性能要求，并描述了在连接器和aic上实现这些要求的关键设计因素，上一代gen4的设计要求简列如下：
1.使用更高等级的pcb材料，例如megtron 6、 megtron 7、it-988g-se材料需要多和加工厂沟通，其他要求可能具有挑战性，如无卤素、耐高温、超大板要求。
2.必须保持cem连接器的向后代的兼容性，同时提高其性能。
要使用以前的pciecard，cem连接器的外部外壳尺寸必须保持不变。可以修改连接器的内部尺寸以实现所需的损耗和串扰预算，但仍必须保持与旧aic的兼容性。在连接器内部，我们可以改变触点的几何形状，以实现更好的插入损耗（il）和回波损耗（rl），同时保持相同的形状因子以保持向后兼容性。这改善了配合接口区域的阻抗，同时将串扰提高到-40db以下的水平。我们还可以在设计中添加有损塑料材料，以抑制不需要的接地模式共振。
pcie4 和pcie 5 cem连接器阻抗比对（amphenol）
3.关于走线和via
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4.对于差分线阻抗公差控制，要求最好在+-5%，保证pcb阻抗平滑。
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（amphenol）
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（amphenol）
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