Verilog和SystemVerilog定义了4种描述信号状态
verilog和systemverilog定义了4种描述信号状态: 1, 0, x, and z。1和0无疑是真实存在的信号状态. 而z用来表示高阻态，x用来表示不确定的状态。
x信号可以有意或无意地被创建，最常见的x信号存在于未被初始化的memory register，这里x用来表示这些memory在reset之前的的未知状态 。其他一些可以产生x的场景包括了不同的driver驱动同一块逻辑到不同的逻辑值，或者是在low power中的关断信号，又或者是一些超过选择范围的多比特信号。 有些设计者会对design中那些dont care的信号设为x，让综合工具在做优化的时候来随机选择0或者1进行优化。也有些设计者为了debug的目的在设计中对那些不会用到的逻辑值设x，这样在做仿真的时候如果使用到这些逻辑，说明电路有问题，而仿真工具产生的x可以检查到这些逻辑。有意地设置一些x信号是比较有争议的做法。在做lint检查的时候也会被标识出来。但是有些x状态由于仿真器识别的原因（verilog x optimism）会产生错误的仿真结果。这就属于rtl的bug了。
第一个verilog x optimism的例子来自if...else语句:
1
2
3
4
5
6 always_ff@(posedge clk)begin
if(cond)
c <= a;
else
c x/z的处理。下面的这些状态转移都会被视为posedge：
0->1, 0->x, 0->z, x->1, z->1
0->x or x->1实际上不一定是posedge，但在仿真中，他们都会被当作posedge处理。
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2
3
4
5
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else
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