如何优化PCIe应用中的时钟分配
作者：julian hagedorn
pci express® (pcie®) 是一项业界领先的标准输入／输出 (i/o) 技术，是服务器、个人电脑以及其它应用中最常用的 i/o 接口之一。该标准多年来不断发展，以适应更高的数据速率（见表 1）。第 3 代 pcie 引入了全新的编码方案，其可在不增加数据速率一倍的情况下，将数据吞吐量提升一倍。pci-sig 近期宣布推出的第 4 代 pcie 具有 16 g 每秒传输 (gt/s) 的比特率。第 4 代的规范预计将在 2014 或 2015 年发布。
表 1：各代 pcie 的数据吞吐量
随着数据速率的提升，参考时钟需求也在不断提高。本文将重点介绍参考时钟需求。
pcie 参考时钟 (refclk) 规范可针对 3 种不同架构定义，分别是：数据时钟、独立 refclk 以及通用 refclk。每个架构都具有特定的滤波器函数。在接收器时钟数据恢复输入端出现的有效抖动是接收器及发送器 pll 带宽与 refclk 抖动频谱所涉及峰值之差的函数。此外，它还取决于 refclk 架构。
在独立 refclk 架构中，发送器 (tx) 与接收器 (rx) 都可接收独立的 refclk。这会导致严格的抖动需求，而且不能应用扩展频谱时钟 (ssc)。
在数据时钟架构中，单个 refclk 可连接至发送器，而接收器则使用来自数据流的嵌入式时钟信号。时钟数据恢复 (cdr) 电路可提取数据流中的时钟。它最大限度地缓解了抖动要求，而且也可应用 ssc。但是，这是一种相对较新的标准，很多器件都不支持。
最佳备选标准（也是最常用的标准）是通用 refclk 架构。它不仅可向发送器与接收器提供相同的 refclk，而且还支持可减少电磁干扰 (emi) 的 ssc，其实施非常便捷。这种架构的缺点是 refclk 需要满足不足 12ns 的偏移需求。下列是通用 refclk 架构及其应用实例。
表 2：应用滤波器函数后的通用 refclk 抖动规范
服务器卡等通用 pcie 应用包含几个构建块。系统的核心是根联合体，其代表 i/o 系统的根。根联合体连接 cpu 和存储器，可能具有多个 pcie 端口。此外，它还包含开关和 pcie 端点（例如显卡）。i/o 系统的所有组件都要符合发送器／接收器与 refclk 的抖动要求。如果所有构建块都兼容于第 3 代 pcie，那么都要达到 1ps rms 的 refclk 要求（图 1）。
图 1：解决方案 1：支持第 3 代 pcie 通用 refclk 抖动限制的服务器卡实例
图 1 所示系统可使用一个 7 输出时钟生成器实现。这种实施方案最终可能需要一个以上基于时钟生成器的时钟树解决方案，因为还需要生成其它系统时钟。系统时钟生成器可为千兆位以太网器件、sata 控制器、ddr 时钟等生成参考时钟。在图 2 中，refclk 生成器由时钟缓冲器取代。这不仅可简化时钟树，而且还可提供成本更低、空间更优化的解决方案。
表 3：解决方案 1 与解决方案 2 以及空间与成本的对比
图 2：解决方案 2：使用 lmk00338 等 refclk 缓冲器的服务器卡实例
在使用缓冲器分配 refclk 时，需要考虑缓冲器引起的附加抖动。附加抖动的定义是器件本身对输入信号产生的额外抖动量，计算方法是： 。
假设噪声过程是随机的，而且输入噪声与输出噪声无关。缓冲器的抖动输出可通过该公式计算： 。
lmk00338 是一款超低附加抖动 pcie 时钟缓冲器。对于第 3 代 pcie 应用而言，一般具有 30fs rms 的附加抖动。表 3 是应用不同 pcie 滤波器函数时的附加抖动性能。
表 4：lmk00338 的附加抖动性能
cdcm6208 等第 3 代 pcie 高性能时钟生成器可提供具有 160.66fs rms 抖动（2mhz 至 5mhz 滤波器）的 refclk。如果对该时钟进行分配，lmk00338 会向 refclk 信号增加 25fs rms 的抖动。使用以上计算公式计算出的输出抖动仅为 162.54 fs rms（表 5）。在最坏的情况下，refclk 生成器可能具有 999fs rms 的抖动，使用 lmk00338 不会超出第 3 代 pcie 的抖动限值。
表 5 是未应用 pcie 滤波器函数时 lmk00338 的附加抖动性能。由于具有 77 fs rms 的低附加抖动（集成带宽：12khz 至 20mhz），因此该缓冲器适用于大部分使用 hcsl 信号传输技术的高性能时钟应用。另外还提供更小的 4 输出版本。
表 5：低抖动 refclk 源 (cdcm6208) 驱动的时钟缓冲器的效果。
多个服务器卡中存在的共同问题是电源噪声问题。噪声可能来自多个噪声源，首先是开关电源，以及 cpu、asic 或 fpga 等数字电路。电源旁路将帮助过滤掉其中一部分噪声，而剩下的噪声则将影响器件性能。在剩余噪声影响时钟分配器件电源时，会导致窄带相位调制以及时钟输出的幅度调制。
在 100khz 至 10mhz 的噪声频率范围内，lmk00338 可在 100mhz 输出频率下表现出低于 -75dbc 的优异电源纹波抑制 (psrr) 特性。这种噪声抗扰度将帮助简化电源旁路，是 lmk00338 的另一大重要优势。
以上分析表明，只要 refclk 生成器符合抖动要求，就可以放心大胆地在通用 refclk 系统中使用超低附加抖动时钟缓冲器。
此外，lmk00338 的通用输入级不仅可接收任何差分或单端信号，而且还可将其转换为 8 hcsl 输出。对于第 4 代 pcie 而言，最大 refclk 抖动可假定为远远小于 1ps rms。因此，支持缓冲的通用 refclk 架构将更适合更严格的较新 pcie 标准。
如欲了解有关时钟产品的更多详情，敬请查看时钟及定时解决方案指南。
原文请参见: http://e2e.ti.com/blogs_/b/analogwire/archive/2014/03/28/how-to-optimize-clock-distribution-in-pcie-applications.aspx
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表 1：各代 pcie 的数据吞吐量
随着数据速率的提升，参考时钟需求也在不断提高。本文将重点介绍参考时钟需求。
pcie 参考时钟 (refclk) 规范可针对 3 种不同架构定义，分别是：数据时钟、独立 refclk 以及通用 refclk。每个架构都具有特定的滤波器函数。在接收器时钟数据恢复输入端出现的有效抖动是接收器及发送器 pll 带宽与 refclk 抖动频谱所涉及峰值之差的函数。此外，它还取决于 refclk 架构。
在独立 refclk 架构中，发送器 (tx) 与接收器 (rx) 都可接收独立的 refclk。这会导致严格的抖动需求，而且不能应用扩展频谱时钟 (ssc)。
在数据时钟架构中，单个 refclk 可连接至发送器，而接收器则使用来自数据流的嵌入式时钟信号。时钟数据恢复 (cdr) 电路可提取数据流中的时钟。它最大限度地缓解了抖动要求，而且也可应用 ssc。但是，这是一种相对较新的标准，很多器件都不支持。
最佳备选标准（也是最常用的标准）是通用 refclk 架构。它不仅可向发送器与接收器提供相同的 refclk，而且还支持可减少电磁干扰 (emi) 的 ssc，其实施非常便捷。这种架构的缺点是 refclk 需要满足不足 12ns 的偏移需求。下列是通用 refclk 架构及其应用实例。
表 2：应用滤波器函数后的通用 refclk 抖动规范
服务器卡等通用 pcie 应用包含几个构建块。系统的核心是根联合体，其代表 i/o 系统的根。根联合体连接 cpu 和存储器，可能具有多个 pcie 端口。此外，它还包含开关和 pcie 端点（例如显卡）。i/o 系统的所有组件都要符合发送器／接收器与 refclk 的抖动要求。如果所有构建块都兼容于第 3 代 pcie，那么都要达到 1ps rms 的 refclk 要求（图 1）。
图 1：解决方案 1：支持第 3 代 pcie 通用 refclk 抖动限制的服务器卡实例
图 1 所示系统可使用一个 7 输出时钟生成器实现。这种实施方案最终可能需要一个以上基于时钟生成器的时钟树解决方案，因为还需要生成其它系统时钟。系统时钟生成器可为千兆位以太网器件、sata 控制器、ddr 时钟等生成参考时钟。在图 2 中，refclk 生成器由时钟缓冲器取代。这不仅可简化时钟树，而且还可提供成本更低、空间更优化的解决方案。
表 3：解决方案 1 与解决方案 2 以及空间与成本的对比
图 2：解决方案 2：使用 lmk00338 等 refclk 缓冲器的服务器卡实例
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假设噪声过程是随机的，而且输入噪声与输出噪声无关。缓冲器的抖动输出可通过该公式计算： 。
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表 5 是未应用 pcie 滤波器函数时 lmk00338 的附加抖动性能。由于具有 77 fs rms 的低附加抖动（集成带宽：12khz 至 20mhz），因此该缓冲器适用于大部分使用 hcsl 信号传输技术的高性能时钟应用。另外还提供更小的 4 输出版本。
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以上分析表明，只要 refclk 生成器符合抖动要求，就可以放心大胆地在通用 refclk 系统中使用超低附加抖动时钟缓冲器。
此外，lmk00338 的通用输入级不仅可接收任何差分或单端信号，而且还可将其转换为 8 hcsl 输出。对于第 4 代 pcie 而言，最大 refclk 抖动可假定为远远小于 1ps rms。因此，支持缓冲的通用 refclk 架构将更适合更严格的较新 pcie 标准。
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