xilinx vivado zynq pldma设计及应用block design操作说明
这个设计是根据avnet的pl dma带宽测试程序修改过来的,只使用了其中的hp0一个pldma。分为两个部分进行设计，第一部分是关于vivado中的block design部分，就是通过ip进行设计。第二部分是pldma的源码部分。
首先定制zynq核，ddr与uart的配置省略，前面已经写过很多。
配置pl ps互连配置
配置pl io的工作时钟，fclk_clk0对应axi apb总线工作时钟50mhz；fclk_clk1对应hp接口工作时钟150mhz。
配置两个reset信号
配置pl到ps的中断
中断转换，将ps部分的中断信号转换后对外输出，需要使用concat ip。
设置concat的端口为1；
对应与dma读与写中断信号各一个。
将“in0”、“s_axi_hp0”端口，“make external”
上图中的xlconcat_0实际为2个端口，截图时只配了一个端口。
增加axi apb bridge ip，使用axi到apb接口的转换。
默认为3个slave接口，设置为1个端口。
将apb_m接口“make external”，然后在address editor中进行地址分配
默认为2个master接口，改为1个。
对hp0接口的控制信号配置为固定电平。
设置constant的宽度的值为1，常量的值为0。
hp pl signals描述
上面的严重警告信息，是因为没有增加“process system reset”ip，进行复位信号连接。
增加“process system reset”ip
在fclk_clk1右键选择“create port”，创建为时钟接口，如下图所示
然后将fclk_clk1连接到fclk_clk1 port上。
增加后的设计布局
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上图中的xlconcat_0实际为2个端口，截图时只配了一个端口。
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默认为3个slave接口，设置为1个端口。
将apb_m接口“make external”，然后在address editor中进行地址分配
默认为2个master接口，改为1个。
对hp0接口的控制信号配置为固定电平。
设置constant的宽度的值为1，常量的值为0。
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增加“process system reset”ip
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