jk边沿触发器工作原理
jk触发器简介
jk触发器是数字电路触发器中的一种基本电路单元。jk触发器具有置0、置1、保持和翻转功能，在各类集成触发器中，jk触发器的功能最为齐全。在实际应用中，它不仅有很强的通用性，而且能灵活地转换其他类型的触发器。由jk触发器可以构成d触发器和t触发器。
jk触发器工作特性 建立时间：是指输入信号应先于cp信号到达的时间，用tset表示。由图7.5.5可知，j、k信号只要不迟于cp信号到达即可，因此有tset=0。保持时间：为保证触发器可靠翻转，输入信号需要保持一定的时间。保持时间用th表示。如果要求cp=1期间j、k的状态保持不变，而cp=1的时间为twh，则应满足：th≥twh。
传输延迟时间：若将从cp下降沿开始到输出端新状态稳定地建立起来的这段时间定义为传输时间，则有：tplh=3tpdtphl=4tpd最高时钟频率：因为主从触发器都是由两个同步rs触发器组成的，所以由同步rs触发器的动态特性可知，为保证主触发器的可靠翻转，cp高电平的持续时间twh应大于3tpd。同理，为保证从触发器能可靠地翻转，cp低电平的持续时间twl也应大于3tpd。因此，时钟信号的最小周期为：tc（min）≥6tpd最高时钟频率fc（max）≤1/6tpd。
如果把图7.5.5的j、k触发器接成t触发器使用（即将j和k相连后接至高电平），则最高时钟频率还要低一些。因为从cp的下降沿开始到输出端的新状态稳定建立所需要的时间为tphl≥4tpd，如果cp信号的占空比为50%，那么cp信号的最高频率只能达到fc（max）=1/2tphl=1/8tpd。
边沿jk触发器的特点 ①边沿触发，无一次变化问题。
②功能齐全，使用方便灵活。
③抗干扰能力极强，工作速度很高。
边沿jk触发器工作原理
（1）clk=1时，有：
则触发器状态保持不变，此时g7、gs的输出为：
此将作为触发器状态转移的准备条件。
（2）clk由1跳变到0时，clk首先封锁了g3、使其输出为0，这样由余下的门就构成类似两个与非门组成的钟控jk触发器
则：
此时触发器将具有jk触发器的功能。
此后g7g8 j被clk= =0封锁，输出为1，触发器犬态维持不变，触发器在完成一次状态转移后，不再发生多次翻转现象。
集成边沿式jk触发器
1、74ls112为clk 下降沿触发
2、cc4027为clk 上升沿触发且其异步输入端rp和sp为高电平有效。
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传输延迟时间：若将从cp下降沿开始到输出端新状态稳定地建立起来的这段时间定义为传输时间，则有：tplh=3tpdtphl=4tpd最高时钟频率：因为主从触发器都是由两个同步rs触发器组成的，所以由同步rs触发器的动态特性可知，为保证主触发器的可靠翻转，cp高电平的持续时间twh应大于3tpd。同理，为保证从触发器能可靠地翻转，cp低电平的持续时间twl也应大于3tpd。因此，时钟信号的最小周期为：tc（min）≥6tpd最高时钟频率fc（max）≤1/6tpd。
如果把图7.5.5的j、k触发器接成t触发器使用（即将j和k相连后接至高电平），则最高时钟频率还要低一些。因为从cp的下降沿开始到输出端的新状态稳定建立所需要的时间为tphl≥4tpd，如果cp信号的占空比为50%，那么cp信号的最高频率只能达到fc（max）=1/2tphl=1/8tpd。
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②功能齐全，使用方便灵活。
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（1）clk=1时，有：
则触发器状态保持不变，此时g7、gs的输出为：
此将作为触发器状态转移的准备条件。
（2）clk由1跳变到0时，clk首先封锁了g3、使其输出为0，这样由余下的门就构成类似两个与非门组成的钟控jk触发器
则：
此时触发器将具有jk触发器的功能。
此后g7g8 j被clk= =0封锁，输出为1，触发器犬态维持不变，触发器在完成一次状态转移后，不再发生多次翻转现象。
集成边沿式jk触发器
1、74ls112为clk 下降沿触发
2、cc4027为clk 上升沿触发且其异步输入端rp和sp为高电平有效。
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