典型的DRC案例介绍
drc介绍
在进行dft logic的设计和插入之前，dft工程师会先使用eda工具对原design执行drc（design rule checking），即设计规则检查。随着芯片的复杂度升高，执行drc可以显著提高design的可测性，同时也检查design的合理性。
drc案例
1
在function模式下，由三态门严格控制，在同一总线上，同一时刻只允许一个设备向总线输出。如图1所示，三个寄存器的输入是di，由functional enable logic控制，在同一时刻driver d1、d2、d3只有一个被使能，可以向总线输出数据。
但在测试模式下，scan shift期间三个寄存器ssf1、ssf2、ssf3连成一条scan chain，输入由di切换为si，它们的值会根据测试pattern不停地变，无法保证3个drivers在同一时刻只有一个驱动总线，这样就可能会引起总线竞争的问题。
图1
为了避免这个问题，我们加入如图2所示的电路，当se为1时，即scan shift期间，只有en1为1，此时d1生效，d2和d3不生效。另外给总线加入bus keeper，使总线在3个drivers均为高阻抗时保持总线上值不变。
图2
但这样的设计依旧存在一个问题：在scan capture期间如何避免总线竞争问题？实际上这里的解决办法有好几种，笔者仅提供其中一种思路：在capture期间se的值为0，但te（test enable ，图中未画出）依旧为1，我们可以利用te信号来设计逻辑使得在se为0时依然最多只有一个driver被使能。
2
芯片上存在一些双向io pin，如图3所示，由寄存器的输出q来控制io方向，当q=1时是output pin，当q=0时是input pin。但在scan shift期间，该寄存器的值会由于测试pattern而不停地变，从而导致i/o方向不断发生改变。
图3
我们给原电路加入如图4所示的逻辑，当处于scan shift期间，se的值为1，无论寄存器的值是0还是1，与门的输出均为0，这样就保证了在scan shift期间该io pin一直是input pin。当然也可以换成或门的逻辑，使该io pin在shift期间一直是output pin。
图4
3
如图5所示，这是一个非常简单的时钟门控电路，当enable为1时，gated clock与clock保持一致，当enable为0时，gated clock保持为1，即clock断开状态。但这样的设计无法很好地解决hazard，具体如图6波形图所示。
图5
图6
designer为了解决这一问题，会采取如图7所示的设计：插入一个负沿触发的触发器，在时钟下降沿对enable信号进行采样，当enable为1时，将时钟打开，当enable为0时，将时钟关闭。这样就大大降低了hazard风险，波形图见图8。
然而这样做在测试中会引发另一个问题，那就是在scan shift期间该触发器的值会不断发生变化，我们也就无法控制时钟开关了。
图7
图8
假设原始的design电路如图9所示，我们加入图10所示的逻辑 ，当se为1时，clock始终保持打开的状态，这样就保证了scan shift期间clock门控电路始终打开。
图9
图10
总结
本文所示案例在function方面均属合理的设计，但并不利于测试，这也是引入drc的重要意义。目前市面上不同的eda工具对于design rule有着不同的规则体系，但本质是一样的，都是为了在插入dft以及产atpg pattern之前消除潜在的风险并改善设计。
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1
在function模式下，由三态门严格控制，在同一总线上，同一时刻只允许一个设备向总线输出。如图1所示，三个寄存器的输入是di，由functional enable logic控制，在同一时刻driver d1、d2、d3只有一个被使能，可以向总线输出数据。
但在测试模式下，scan shift期间三个寄存器ssf1、ssf2、ssf3连成一条scan chain，输入由di切换为si，它们的值会根据测试pattern不停地变，无法保证3个drivers在同一时刻只有一个驱动总线，这样就可能会引起总线竞争的问题。
图1
为了避免这个问题，我们加入如图2所示的电路，当se为1时，即scan shift期间，只有en1为1，此时d1生效，d2和d3不生效。另外给总线加入bus keeper，使总线在3个drivers均为高阻抗时保持总线上值不变。
图2
但这样的设计依旧存在一个问题：在scan capture期间如何避免总线竞争问题？实际上这里的解决办法有好几种，笔者仅提供其中一种思路：在capture期间se的值为0，但te（test enable ，图中未画出）依旧为1，我们可以利用te信号来设计逻辑使得在se为0时依然最多只有一个driver被使能。
2
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图3
我们给原电路加入如图4所示的逻辑，当处于scan shift期间，se的值为1，无论寄存器的值是0还是1，与门的输出均为0，这样就保证了在scan shift期间该io pin一直是input pin。当然也可以换成或门的逻辑，使该io pin在shift期间一直是output pin。
图4
3
如图5所示，这是一个非常简单的时钟门控电路，当enable为1时，gated clock与clock保持一致，当enable为0时，gated clock保持为1，即clock断开状态。但这样的设计无法很好地解决hazard，具体如图6波形图所示。
图5
图6
designer为了解决这一问题，会采取如图7所示的设计：插入一个负沿触发的触发器，在时钟下降沿对enable信号进行采样，当enable为1时，将时钟打开，当enable为0时，将时钟关闭。这样就大大降低了hazard风险，波形图见图8。
然而这样做在测试中会引发另一个问题，那就是在scan shift期间该触发器的值会不断发生变化，我们也就无法控制时钟开关了。
图7
图8
假设原始的design电路如图9所示，我们加入图10所示的逻辑 ，当se为1时，clock始终保持打开的状态，这样就保证了scan shift期间clock门控电路始终打开。
图9
图10
总结
本文所示案例在function方面均属合理的设计，但并不利于测试，这也是引入drc的重要意义。目前市面上不同的eda工具对于design rule有着不同的规则体系，但本质是一样的，都是为了在插入dft以及产atpg pattern之前消除潜在的风险并改善设计。
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