Xilinx A7芯片内部独立于逻辑单元的专用存储器
上一篇中提到了slicel和slicem都可用作rom，后者还可以作为分布式ram（distribute ram，dram）。本篇主要总结的是块状memory（block memory），实际上就是fpga内部独立于逻辑单元的专用存储器，更像是一种硬核。
1. 基本结构
如下图所示，一个block memory的大小为36kb（ramb36e1），由两个独立的18kb bram（block ram，ramb18e1）组成。因此一个36k的block memory可配置成4中情形：
全部用于配置成36kb的bram；
全部用于配置成36kb的fifo；
配置成18kb的bram和18kb的bram；
配置成18kb的bram和18kb的fifo；
为什么不能配置成两个18kb的fifo呢？因为一个block momery中间有一个叫fifo logic的结构，它用于生成fifo控制信号，包括读/写地址等，由于它只有1个且不能共享，所以最多只能配置一个fifo。
2. bram与dram的比较
简单的来说，bram就是一块固定存储功能的硬核，而dram是由一堆slice拼接成，实现存储功能的单元。
尽管bram可支持更多功能，但并不表明bram在任何场合都具有优势。两者的使用总结如下：
1. bram一定需要时钟；dram可以是纯组合逻辑，即给地址马上出数据（当然上篇说了，为了提高性能，在读出的时候加上触发器更好）；
2. bram有着较大的存储空间；而dram实现大的存储空间会消耗很多lut资源；
较大的存储应用，建议用bram；零星的小ram，一般就用dram。但这只是个一般原则，具体的使用得看整个设计中资源的冗余度和性能要求。
3. bram的特点
当block memory配置成ram时，有三种工作模式：
读优先
写优先
保持模式
三种模式体现了当对ram中同一地址同时进行读操作和写操作时的不同。简单的说，当同时对ram中的同一地址进行读写时，读优先模式将读出该地址内原有的数据，写优先模式将读出当前写入该地址的数据（注意断句，意思是最终会读出的数据是先写入的数据），保持模式则保持之前读出的数据不变。
4. block memory的使用
4.1 配置为ram或rom
在vivado的“ip catalog”中搜索“ram”，会出现如下结果，可以看到想要生成ram或rom，可以选择distributed memory或block memory，即上面提到的分布式和块状存储单元。
选择“block memory generator”，可以看到块存储单元可以用作ram或rom，具体配置就不详细展开了。
值得一提的是，在“port a options”选项卡中，有个output registers栏，可以选择primitive output register和core output register。其中前者位于bram内部，后者为clb中的触发器。值得注意的是，在这里这两个触发器只支持同步高有效复位。这两个触发器可大大降低时钟到输出的延迟，在高速设计中，这两个触发器都使用，使用之后读操作的latency会增大为3个时钟周期。
4.2. 配置为fifo
block memory中的bram还可配置为fifo（同步或异步），同时提供专用的fifo logic用于生成fifo的控制信号和状态信号。使用专用的fifo logic的fifo称为build-in fifo。vivado提供了ip:fifo generator，即可以将bram配置为build-in fifo，也可以采用clb资源生成fifo控制逻辑，并结合bram构成fifo。
对于7系列fpga内部未使用的18kb bram，vivado通过power gating技术不会对其进行初始化，从而可以有效降低功耗。
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全部用于配置成36kb的bram；
全部用于配置成36kb的fifo；
配置成18kb的bram和18kb的bram；
配置成18kb的bram和18kb的fifo；
为什么不能配置成两个18kb的fifo呢？因为一个block momery中间有一个叫fifo logic的结构，它用于生成fifo控制信号，包括读/写地址等，由于它只有1个且不能共享，所以最多只能配置一个fifo。
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简单的来说，bram就是一块固定存储功能的硬核，而dram是由一堆slice拼接成，实现存储功能的单元。
尽管bram可支持更多功能，但并不表明bram在任何场合都具有优势。两者的使用总结如下：
1. bram一定需要时钟；dram可以是纯组合逻辑，即给地址马上出数据（当然上篇说了，为了提高性能，在读出的时候加上触发器更好）；
2. bram有着较大的存储空间；而dram实现大的存储空间会消耗很多lut资源；
较大的存储应用，建议用bram；零星的小ram，一般就用dram。但这只是个一般原则，具体的使用得看整个设计中资源的冗余度和性能要求。
3. bram的特点
当block memory配置成ram时，有三种工作模式：
读优先
写优先
保持模式
三种模式体现了当对ram中同一地址同时进行读操作和写操作时的不同。简单的说，当同时对ram中的同一地址进行读写时，读优先模式将读出该地址内原有的数据，写优先模式将读出当前写入该地址的数据（注意断句，意思是最终会读出的数据是先写入的数据），保持模式则保持之前读出的数据不变。
4. block memory的使用
4.1 配置为ram或rom
在vivado的“ip catalog”中搜索“ram”，会出现如下结果，可以看到想要生成ram或rom，可以选择distributed memory或block memory，即上面提到的分布式和块状存储单元。
选择“block memory generator”，可以看到块存储单元可以用作ram或rom，具体配置就不详细展开了。
值得一提的是，在“port a options”选项卡中，有个output registers栏，可以选择primitive output register和core output register。其中前者位于bram内部，后者为clb中的触发器。值得注意的是，在这里这两个触发器只支持同步高有效复位。这两个触发器可大大降低时钟到输出的延迟，在高速设计中，这两个触发器都使用，使用之后读操作的latency会增大为3个时钟周期。
4.2. 配置为fifo
block memory中的bram还可配置为fifo（同步或异步），同时提供专用的fifo logic用于生成fifo的控制信号和状态信号。使用专用的fifo logic的fifo称为build-in fifo。vivado提供了ip:fifo generator，即可以将bram配置为build-in fifo，也可以采用clb资源生成fifo控制逻辑，并结合bram构成fifo。
对于7系列fpga内部未使用的18kb bram，vivado通过power gating技术不会对其进行初始化，从而可以有效降低功耗。
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