MAX19693 DCLK抖动评估
dataclk输出边沿精度高度依赖于输入clk信号的相位噪声。dataclkp/n 源自 clkp/n 输入，因此对系统的整体保真度贡献了最少的额外抖动或占空比误差。本文档详细介绍了max19693的建立和保持时序规格，以及其总峰峰值抖动的实验室测量。
介绍
系统时序分析通常采用加性抖动计算，以确保在温度、电压和工艺变化范围内满足正确的总线时序。从其他信号派生的时钟信号表现出占空比失真和抖动增加。千兆赫范围内的时钟速率会增加这些附加时序误差的影响。
max19693工作在高达2ghz的时钟频率。它对输入clk进行分频以创建用于同步上游数字源的dataclk信号。dataclk 信号的微小时序变化可能导致数据接口违反设置和保持时序规范。准确量化这些误差可实现更稳健的系统设计。
数据clk输出和数据输入时序
max19693的负保持时间会导致采样窗口在采样边沿之前塌陷。但是，负保持时间并不排除使用更长或正保持时间，它只是意味着采样在设置后很早就发生。保持时间可以更长，设计人员必须确保它们不违反后续设置时间要求。
dac具有多个具有各种传播延迟的内部时钟，这些时钟决定了设置和 t拿相对于 dataclk 输出信号的规格。max19693还支持双倍数据速率（ddr）和四路数据速率（qdr）数字输入速率。在 ddr 或 qdr 模式下，内部时钟系统的运行速度都比 dataclk 快。在这种情况下，内部clk在每个偶数时钟上升沿采样，而dataclk输出从每个奇数时钟上升沿转换。数据系统的内部工作原理通常被掩盖，但只要最终用户遵循时序规范，它们就不应该成为问题。
数据输出函数
dataclk是一种差分lvds信号，用于将源数据（fpga）与dac输入时钟同步，以便在高速下正确进行采样对齐。源自dac输入时钟的内部信号用于锁存四个12位lvds输入端口上接收的数字数据：dap/n[11：0]、dbp/n[11：0]、dcp/n[11：0]和ddp/n[11：0]。为了正确对输入数据端口信号进行时间对齐，该内部锁存时钟的一个版本作为输出信号提供给用户（dataclk）。dataclk 可以配置为 ddr 信号，它使用 dataclk 的上升沿（0° 相位）和下降沿（180° 相位）来同步输入数据的锁存，也可以配置为四通道数据速率 （qdr），它使用上升（0° 相位）、上升 + 90°、下降（180° 相位）和下降 + 90° 来锁存 dac 输入数据。
图1.dataclk 输出和 clk 输入时序对齐。
lvds dataclkp/dataclkn （dataclk） 输出信号通过基本的 d 触发器（2 分频或 4 分频）和缓冲电路从 clkp/clkn （clk） 输入 dac 时钟获得。由于dataclk输出信号来自clk输入信号，因此输入时钟上的任何抖动都将转换为输出时钟，并增加由内部缓冲和时钟域电路引起的系统抖动误差。此抖动“加法器”是所调查的值。
dataclk 抖动和占空比误差 – 实验室分析
使用三种方法来测量dataclk和clk抖动，以提取dataclk的占空比误差和抖动“加法器”。
首先是使用安捷伦/是德科技无限 dsa91304a（13ghz，40gsps）数字信号分析仪，同时使用标准 50？输入和差分探头（7ghz，安捷伦 1134a）。输入dac clk的测量表明罗德与施瓦茨smf100a信号发生器的抖动值大于预期。随后确定数字信号分析仪（dsa）的指定采样误差在500mv范围内为~17mv，从而产生~12ps峰峰值（~12ps）的最佳抖动测量能力。®®®®p-p).dsa的表现比这更好，在~6psp-p，但这不会提供回答 dataclk 抖动问题所需的整体测量功能。
第二次尝试使用泰克 tek 11801c 数字采样示波器 （dso） 同时使用 50？采样头 （sd-26） 和高阻抗采样头 （sd-14）。遗憾的是，用于 tek dso 的触发方法要求将输入信号的一个版本连接到触发输入，通常使用功率分配器和延迟线 （dl-11）。由于 dataclk 是输入时钟的 4 分频版本，因此采样边沿会产生类似眼图的迹线。tek 11801c 没有高级抖动分析，直方图功能无法提供可靠的测量结果（大约 40ps®p-p输入时钟源的抖动）。
使用泰克 dpo72304sx 数字荧光示波器 （dpo） 测量 dataclk 抖动的最终方法取得了成功。
实验室设置
max19693评估板用于测量抖动。评估板（ev kit）通过fpga夹层卡（fmc）适配器连接到xilinx vc707 fpga评估系统，为max19693 rf dac提供输入数据。罗德与施瓦茨smf100a信号发生器配置为2.000ghz、+15dbm输出，作为连接到clk sma的max19693evkit的clk源。评估板由两路实验室电源供电，一种为两个v供电1.8v。®dd和 avclk，第二个为 3.3v 用于 avdd。泰克 dpo72304sx dpo 用于测量 clk 输入和 dataclk 输出抖动值。输入的clk信号在评估板上的三路变压器网络之后连接到tek p7713差分探头。类似地，另一个p7713差分探头连接到评估板上r2、r3输出抽头的data-clkp/n输出信号。tek dpo 配置为触发目标信号，并设置为使用 clk 输入和 dataclk 输出信号的“一键抖动”设置来测量抖动。
实验室结果
dac时钟输入抖动和数据时钟输出抖动的评估可以采取几种不同的形式。tek dpo 具有内置的分析算法，可测量时间间隔误差 （tie）、总抖动 （tj）、随机抖动 （rj） 和确定性抖动 （dj）。鉴于两个信号都应该是周期性的，并且基本上是固定的频率/数据速率，这些方法中的任何一种都应该指示max19693“增加”到系统中的抖动。
图5.clk 输入抖动分析。
图6.clk 直方图、眼图、tie 光谱和浴缸图。
图7.dataclk 输入抖动分析。
图8.dataclk 直方图、眼图、领带谱和浴缸图。
下表汇总了收集的三个数据集以及输入 clk 和输出 dataclk 抖动测量的结果值：
表 1.clk 输入抖动和 dataclk 输出抖动测量
样本 绑p-p 泰杰p-p rjp-p djp-p
clk 1 26.6点 601fs 51fs 106fs
dataclk 1 29.0点 3.1点 149fs 1.0ps
clk 2 26.6点 601fs 66.8fs 727fs
dataclk 2 29.0点 4.2点 275fs 1.0ps
clk 3 26.6点 788fs 66.8fs 727fs
数据clk 3 32,321 5.7点 275fs 2.9点
直接从输出峰峰值抖动中减去输入峰峰值抖动，得到max19693的增量或总“增加”抖动。这种“增加”的抖动包括占空比误差和系统抖动的成分，如表2所示。
表 2.max19693 “新增”数据抖动
样本 绑p-p 泰杰p-p
样本 1 2.4点 2.5点
样本 2 3.3秒 3.6点
样本 3 5.5点 4.9点
样品 平均 3.7点 3.7点
对这三个样本求平均值，得出总“增加”峰峰值抖动的典型值为3.7ps。
数据抖动 – 仿真
仿真结果使用100mv幅度和10ps脉冲宽度的电源瞬变以及1ps上升/下降时间（500ps周期和+v）运行。e和 -ve错开250ps。仿真选项包括无噪声选项、瞬态噪声选项和具有“蠕变”（每个周期10ps）的电源噪声序列，可提供异步电源噪声结果。蠕变仿真为300ns运行，噪声从100ns开始，在300ns时持续到结束，因此允许在200ns噪声窗口内使用大约100个周期的500mhz时钟。
表 3.max19693 模拟数据抖动
模拟 最小值 麦克斯 jp-p s
无噪音 -5.7fs 10.8fs 16.5fs 3.3fs
瞬态噪声 -9.6fs 14.4fs 24.0fs 5.4fs
电源 噪音蠕变 -1.56秒 2.12点 3.68点 0.84点
结论和建议
对内部电路的回顾和分析为“添加”到clk输入的dataclk输出抖动提供了2~4ps的保守估计。进一步的仿真和实际实验室测量都表明峰峰值抖动值约为3.7ps。基于这些结果，maxim建议max19693 dataclk“增加”输出抖动的保守值为4ps，用于时序预算计算。
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图1.dataclk 输出和 clk 输入时序对齐。
lvds dataclkp/dataclkn （dataclk） 输出信号通过基本的 d 触发器（2 分频或 4 分频）和缓冲电路从 clkp/clkn （clk） 输入 dac 时钟获得。由于dataclk输出信号来自clk输入信号，因此输入时钟上的任何抖动都将转换为输出时钟，并增加由内部缓冲和时钟域电路引起的系统抖动误差。此抖动“加法器”是所调查的值。
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dac时钟输入抖动和数据时钟输出抖动的评估可以采取几种不同的形式。tek dpo 具有内置的分析算法，可测量时间间隔误差 （tie）、总抖动 （tj）、随机抖动 （rj） 和确定性抖动 （dj）。鉴于两个信号都应该是周期性的，并且基本上是固定的频率/数据速率，这些方法中的任何一种都应该指示max19693“增加”到系统中的抖动。
图5.clk 输入抖动分析。
图6.clk 直方图、眼图、tie 光谱和浴缸图。
图7.dataclk 输入抖动分析。
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clk 1 26.6点 601fs 51fs 106fs
dataclk 1 29.0点 3.1点 149fs 1.0ps
clk 2 26.6点 601fs 66.8fs 727fs
dataclk 2 29.0点 4.2点 275fs 1.0ps
clk 3 26.6点 788fs 66.8fs 727fs
数据clk 3 32,321 5.7点 275fs 2.9点
直接从输出峰峰值抖动中减去输入峰峰值抖动，得到max19693的增量或总“增加”抖动。这种“增加”的抖动包括占空比误差和系统抖动的成分，如表2所示。
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样本 1 2.4点 2.5点
样本 2 3.3秒 3.6点
样本 3 5.5点 4.9点
样品 平均 3.7点 3.7点
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无噪音 -5.7fs 10.8fs 16.5fs 3.3fs
瞬态噪声 -9.6fs 14.4fs 24.0fs 5.4fs
电源 噪音蠕变 -1.56秒 2.12点 3.68点 0.84点
结论和建议
对内部电路的回顾和分析为“添加”到clk输入的dataclk输出抖动提供了2~4ps的保守估计。进一步的仿真和实际实验室测量都表明峰峰值抖动值约为3.7ps。基于这些结果，maxim建议max19693 dataclk“增加”输出抖动的保守值为4ps，用于时序预算计算。
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