基于CPLD驱动电路实现线阵CCD的驱动设计
1 总体方案设计
线阵ccd一般不能直接在测量装置中使用，因此ccd驱动信号的产生及输出信号的处理是设计高精度、高可靠性和高性价比线阵ccd驱动模块的关键。
传统驱动ccd的设计方法使ccd的工作频率较慢，信号输出噪声增大，不利于提高信噪比，不能应用于要求快速测量的场合。而用可编程逻辑器件cpld进行驱动，则可提高脉冲信号相位关系的精度，以及提供给ccd驱动脉冲信号的频率，而且调试容易、灵活性高。目前，在工业技术中，多采用基于cpld的驱动电路实现线阵ccd的驱动。系统框图如图1 所示。
图1 基于cpld 的线阵ccd 的驱动电路
2 硬件设计
2. 1 cpld 的硬件电路的设计
以cpld（ complex programmable logic device） 器件为核心，设计线阵ccd 的驱动电路。然后在其基础上扩展，选择其他元器件，设计出与其相配套的电路部分，经调试后组成硬件系统。
cpld 的电路由5 部分组成， 有源晶振向epm240t100c5n 的u1a 的io/gclk0 口输入时钟脉冲clk0，提供了cpld 工作的时钟脉冲，因为时序逻辑的需要。u1c 从jtag 端口中下载程序，u1b 的52、54、56、58 口输出脉冲信号。u1d 管脚接3. 3 v 电压，u1e 管脚接地。电路原理如图2 所示。
图2 cpld 的电路原理图
2. 2 dc /dc 模块的设计
为得到cpld 所需的电压，外接电源需要经过dc /dc 模块进行转换。为进一步减少输出纹波，可在输入输出端连接一个lc 滤波网络，电路原理如图3所示。
图3 dc/dc 模块的电路原理图设计
2. 3 稳压模块的电路设计
由dc /dc 模块转换的直流电压，经过一个r11电阻和一个发光二极管接地，发光二极管指示灯，然后从ams 芯片的vin端输入，进入到芯片的内部，经过一系列的计算，从vout输出3. 3 v 电压，gnd 端端口接地。为消除交流电的纹波，电路采用电容滤波，分别用0. 1 μf 的极性电容和10 μf 的非极性电容组成一个电容滤波网络。电路原理如图4 所示。
图4 稳压模块的电路设计
2. 4 ccd 电路设计
ccd 电路采用tcd1500c，它是一个高灵敏度、低暗流、5340 像元的线阵图像传感器。其像敏单元大小是7 μm × 7 μm × 7 μm，相邻像元中心距7 μm，像元总长37. 38 mm.该传感器可用于传真、图像扫描和ocr.tcd1500c 的测量精度和分辨率都很高，并且只需4 路驱动信号： sh、φ、rs、sp。电路原理如图5 所示。
图5 ccd模块电路原理图
2. 5 电平转换的电路设计
由于cpld 输出的驱动脉冲电压为3. 3 v，而ccd工作所需的驱动脉冲为5 v，所以需要在cpld 和ccd之间加入一个电平转换电路。电路原理如图6 所示。
图6 电平转换的电路原理图
3 软件设计
系统软件采用verilog hdl 硬件描述语言，按照模块化的思路设计，将要完成的任务分成为多个模块，每个模块由一个或多个子函数完成。这样能使设计思路清晰、移植性强，在调试软件时容易发现和改正错误，降低了软件调试的难度。程序中尽量减少子函数之间的相互嵌套调用，这样可以减少任务之间的等待时间，提高系统处理任务的能力［7 - 8］。主程序如图7 所示。
图7 主程序流程图
sh 是一个光积分信号，sh 信号的相邻两个脉冲之间的时间间隔代表了积分时间的长短。光积分时间为5 416 个rs 周期，对系统时钟进行光积分的分频，实现了sh 信号脉冲。在光积分阶段，sh 为低电平，它使存储栅和模拟移位寄存器隔离，不会发生电荷转移。时钟脉冲φ 为典型值0. 5 mhz 时，占空比为50%，占空比是指高电平在一个周期内所占的时间比率。它是sh 信号和占空比为50%的一个0. 5 mhz 的脉冲信号叠加，所以0. 5 mhz 的信号和sh 信号通过一个或门，就可以实现φ 信号； 输出复位脉冲rs 为1 mhz，占空比1∶ 3.此外，rs 信号和sh、φ 信号有一定的相位关系，通过一个移位寄存器移相，来实现rs 脉冲信号。
4 仿真实验
系统时钟周期部分设置为1 ns，正常工作时复位信号rs 为高电平，然后对rs、φ、sh 信号进行仿真，结果如图8 所示。
图8 quartusⅱ仿真效果图
5 结束语
研究的线阵ccd驱动电路主要是以cpld 为驱动中心而设计，这种方案减少了以往驱动电路的电路体积大、设计复杂、调试困难等缺点，增加了系统的稳定性、可靠性，集成度高且抗干扰能力强。通过对硬件和软件大量的模拟实验表明，文中所研究的线阵ccd 驱动脉冲信号能够满足ccd 工作所需的基本功能，达到了设计要求。
来源；电子工程网
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图1 基于cpld 的线阵ccd 的驱动电路
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2. 1 cpld 的硬件电路的设计
以cpld（ complex programmable logic device） 器件为核心，设计线阵ccd 的驱动电路。然后在其基础上扩展，选择其他元器件，设计出与其相配套的电路部分，经调试后组成硬件系统。
cpld 的电路由5 部分组成， 有源晶振向epm240t100c5n 的u1a 的io/gclk0 口输入时钟脉冲clk0，提供了cpld 工作的时钟脉冲，因为时序逻辑的需要。u1c 从jtag 端口中下载程序，u1b 的52、54、56、58 口输出脉冲信号。u1d 管脚接3. 3 v 电压，u1e 管脚接地。电路原理如图2 所示。
图2 cpld 的电路原理图
2. 2 dc /dc 模块的设计
为得到cpld 所需的电压，外接电源需要经过dc /dc 模块进行转换。为进一步减少输出纹波，可在输入输出端连接一个lc 滤波网络，电路原理如图3所示。
图3 dc/dc 模块的电路原理图设计
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图5 ccd模块电路原理图
2. 5 电平转换的电路设计
由于cpld 输出的驱动脉冲电压为3. 3 v，而ccd工作所需的驱动脉冲为5 v，所以需要在cpld 和ccd之间加入一个电平转换电路。电路原理如图6 所示。
图6 电平转换的电路原理图
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图7 主程序流程图
sh 是一个光积分信号，sh 信号的相邻两个脉冲之间的时间间隔代表了积分时间的长短。光积分时间为5 416 个rs 周期，对系统时钟进行光积分的分频，实现了sh 信号脉冲。在光积分阶段，sh 为低电平，它使存储栅和模拟移位寄存器隔离，不会发生电荷转移。时钟脉冲φ 为典型值0. 5 mhz 时，占空比为50%，占空比是指高电平在一个周期内所占的时间比率。它是sh 信号和占空比为50%的一个0. 5 mhz 的脉冲信号叠加，所以0. 5 mhz 的信号和sh 信号通过一个或门，就可以实现φ 信号； 输出复位脉冲rs 为1 mhz，占空比1∶ 3.此外，rs 信号和sh、φ 信号有一定的相位关系，通过一个移位寄存器移相，来实现rs 脉冲信号。
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