详细解答精选PCB设计中的九个经典问题
1、滤波时选用电感，电容值的方法是什么？
电感值的选用除了考虑所想滤掉的噪声频率外，还要考虑瞬时电流的反应能力。如果lc的输出端会有机会需要瞬间输出大电流，则电感值太大会阻碍此大电流流经此电感的速度，增加纹波噪声。
电容值则和所能容忍的纹波噪声规范值的大小有关。纹波噪声值要求越小，电容值会较大。而电容的esr/esl也会有影响。另外，如果这lc是放在开关式电源)的输出端时，还要注意此lc所产生的极点零点对负反馈控制回路稳定度的影响。
2、模拟电源处的滤波经常是用lc电路。但是为什么有时lc比rc滤波效果差？
lc与rc滤波效果的比较必须考虑所要滤掉的频带与电感值的选择是否恰当。因为电感的感抗(reactance)大小与电感值和频率有关。如果电源的噪声频率较低，而电感值又不够大，这时滤波效果可能不如rc。但是，使用rc滤波要付出的代价是电阻本身会耗能，效率较差，且要注意所选电阻能承受的功率。
3、在电路板尺寸固定的情况下，如果设计中需要容纳更多的功能，就往往需要提高pcb的走线密度，但是这样有可能导致走线的相互干扰增强，同时走线过细也使阻抗无法降低，请介绍在高速（>100mhz）高密度pcb设计中的技巧?
在设计高速高密度pcb时，串扰(crosstalk interference)确实是要特别注意的，因为它对时序(timing)与信号完整性(signal integrity)有很大的影响。
以下提供几个注意的地方：
1). 控制走线特性阻抗的连续与匹配。
2). 走线间距的大小。一般常看到的间距为两倍线宽。可以透过仿真来知道走线间距对时序及信号完整性的影响，找出可容忍的最小间距。不同芯片信号的结果可能不同。
3). 选择适当的端接方式。
4). 避免上下相邻两层的走线方向相同，甚至有走线正好上下重迭在一起，因为这种串扰比同层相邻走线的情形还大。
5). 利用盲埋孔(blind/buried via)来增加走线面积。但是pcb板的制作成本会增加。
在实际执行时确实很难达到完全平行与等长，不过还是要尽量做到。除此以外，可以预留差分端接和共模端接，以缓和对时序与信号完整性的影响。
4、如何尽可能的达到emc要求，又不致造成太大的成本压力？
pcb板上会因emc而增加的成本通常是因增加地层数目以增强屏蔽效应及增加了ferrite bead、choke等抑制高频谐波器件的缘故。
除此之外，通常还是需搭配其它机构上的屏蔽结构才能使整个系统通过emc的要求。以下仅就pcb板的设计技巧提供几个降低电路产生的电磁辐射效应。
几个降低电路产生的电磁辐射效应
1)、尽可能选用信号斜率(slew rate)较慢的器件，以降低信号所产生的高频成分。
2)、注意高频器件摆放的位置，不要太靠近对外的连接器。
3)、注意高速信号的阻抗匹配，走线层及其回流电流路径(return current path)， 以减少高频的反射与辐射。
4)、在各器件的电源管脚放置足够与适当的去耦合电容以缓和电源层和地层上的噪声。特别注意电容的频率响应与温度的特性是否符合设计所需。 5)、对外的连接器附近的地可与地层做适当分割，并将连接器的地就近接到chassis ground。
6)、可适当运用ground guard/shunt traces在一些特别高速的信号旁。但要注意guard/shunt traces对走线特性阻抗的影响。
7)、电源层比地层内缩20h，h为电源层与地层之间的距离。
5、在高速pcb设计原理图设计时，如何考虑阻抗匹配问题？
在设计高速pcb电路时，阻抗匹配是设计的要素之一。而阻抗值跟走线方式有绝对的关系， 例如是走在表面层(microstrip)或内层(stripline/double stripline)，与参考层(电源层或地层)的距离，走线宽度，pcb材质等均会影响走线的特性阻抗值。
在这里小编一定要说的是华强pcb就特别注重阻抗板的生产资料处理和生产过程控制，以确保pcb成品能达到设计者要求的阻抗值。
6、在高速pcb设计时，设计者应该从那些方面去考虑emc、emi的规则呢？
一般emi/emc设计时需要同时考虑辐射(radiated)与传导(conducted)两个方面. 前者归属于频率较高的部分(>30mhz)后者则是较低频的部分(<30mhz). 所以不能只注意高频而忽略低频的部分。
7、哪里能提供比较准确的ibis模型库？
ibis模型的准确性直接影响到仿真的结果。基本上ibis可看成是实际芯片i/o buffer等效电路的电气特性资料，一般可由spice模型转换而得，而spice的资料与芯片制造有绝对的关系，所以同样一个器件不同芯片厂商提供，其spice的资料是不同的，进而转换后的ibis模型内之资料也会随之而异。
也就是说，如果用了a厂商的器件，只有他们有能力提供他们器件准确模型资料，因为没有其它人会比他们更清楚他们的器件是由何种工艺做出来的。如果厂商所提供的ibis不准确， 只能不断要求该厂商改进才是根本解决之道。
8、如何选择eda工具？
目前的pcb设计软件中，热分析都不是强项，所以并不建议选用，其它的功能1.3.4可以选择pads或cadence性能价格比都不错。pld的设计的初学者可以采用pld芯片厂家提供的集成环境，在做到百万门以上的设计时可以选用单点工具。
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电感值的选用除了考虑所想滤掉的噪声频率外，还要考虑瞬时电流的反应能力。如果lc的输出端会有机会需要瞬间输出大电流，则电感值太大会阻碍此大电流流经此电感的速度，增加纹波噪声。
电容值则和所能容忍的纹波噪声规范值的大小有关。纹波噪声值要求越小，电容值会较大。而电容的esr/esl也会有影响。另外，如果这lc是放在开关式电源)的输出端时，还要注意此lc所产生的极点零点对负反馈控制回路稳定度的影响。
2、模拟电源处的滤波经常是用lc电路。但是为什么有时lc比rc滤波效果差？
lc与rc滤波效果的比较必须考虑所要滤掉的频带与电感值的选择是否恰当。因为电感的感抗(reactance)大小与电感值和频率有关。如果电源的噪声频率较低，而电感值又不够大，这时滤波效果可能不如rc。但是，使用rc滤波要付出的代价是电阻本身会耗能，效率较差，且要注意所选电阻能承受的功率。
3、在电路板尺寸固定的情况下，如果设计中需要容纳更多的功能，就往往需要提高pcb的走线密度，但是这样有可能导致走线的相互干扰增强，同时走线过细也使阻抗无法降低，请介绍在高速（>100mhz）高密度pcb设计中的技巧?
在设计高速高密度pcb时，串扰(crosstalk interference)确实是要特别注意的，因为它对时序(timing)与信号完整性(signal integrity)有很大的影响。
以下提供几个注意的地方：
1). 控制走线特性阻抗的连续与匹配。
2). 走线间距的大小。一般常看到的间距为两倍线宽。可以透过仿真来知道走线间距对时序及信号完整性的影响，找出可容忍的最小间距。不同芯片信号的结果可能不同。
3). 选择适当的端接方式。
4). 避免上下相邻两层的走线方向相同，甚至有走线正好上下重迭在一起，因为这种串扰比同层相邻走线的情形还大。
5). 利用盲埋孔(blind/buried via)来增加走线面积。但是pcb板的制作成本会增加。
在实际执行时确实很难达到完全平行与等长，不过还是要尽量做到。除此以外，可以预留差分端接和共模端接，以缓和对时序与信号完整性的影响。
4、如何尽可能的达到emc要求，又不致造成太大的成本压力？
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除此之外，通常还是需搭配其它机构上的屏蔽结构才能使整个系统通过emc的要求。以下仅就pcb板的设计技巧提供几个降低电路产生的电磁辐射效应。
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1)、尽可能选用信号斜率(slew rate)较慢的器件，以降低信号所产生的高频成分。
2)、注意高频器件摆放的位置，不要太靠近对外的连接器。
3)、注意高速信号的阻抗匹配，走线层及其回流电流路径(return current path)， 以减少高频的反射与辐射。
4)、在各器件的电源管脚放置足够与适当的去耦合电容以缓和电源层和地层上的噪声。特别注意电容的频率响应与温度的特性是否符合设计所需。 5)、对外的连接器附近的地可与地层做适当分割，并将连接器的地就近接到chassis ground。
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