Innolink-国产首个物理层兼容UCIe标准的Chiplet解决方案
前言
2022年3月，芯片制造商英特尔、台积电、三星联合日月光、amd、arm、高通、谷歌、微软、meta(facebook)等十家行业巨头共同推出了全新的通用芯片互联标准——ucle。
几乎与此同时，中国ip和芯片定制及gpu赋能型领军企业芯动科技宣布率先推出国产自主研发物理层兼容ucie标准的ip解决方案-innolink chiplet，这是国内首套跨工艺、跨封装的chiplet连接解决方案，且已在先进工艺上量产验证成功！
▲ innolink chiplet架构图
随着高性能计算、云服务、边缘端、企业应用、5g通信、人工智能、自动驾驶、移动设备等应用的高速发展，算力、内存、存储和互连的需求呈现爆炸式增长，但同时，先进工艺芯片迭代也面临着开发难度大、生产成本高、良品率低的窘境，即先进制程工艺下芯片面临着性能与成本的矛盾，chiplet技术在这一背景下得到快速发展。
▲ 制程工艺发展和晶体管密度增加导致开发成本急剧上升
chiplet技术的核心是多芯粒(die to die)互联，利用更短距离、更低功耗、更高密度的芯片裸die间连接方式，突破单晶片(monolithic)的性能和良率瓶颈，降低较大规模芯片的开发时间、成本和风险，实现异构复杂高性能soc的集成，满足不同厂商的芯粒之间的互联需求，达到产品的最佳性能和长生命周期。
▲ chiplet核心技术是多芯粒互联
近年，amd、苹果和英伟达等国际巨头都发布了标志性的chiplet旗舰产品，并在各个应用领域取得极大成功，进一步验证了chiplet技术的可行性和发展前景，使得chiplet互联这一核心技术日益受到市场追捧！
▲ 多芯粒互联的chiplet技术是实现高性能异构系统的发展趋势
▲ 苹果自研m1 ultra芯片应用chiplet技术实现性能翻倍
chiplet的早期发展协议混乱各个公司制定自己的私有标准
此前，众多的芯片厂商都在推自己的互联标准，比如marvell在推出模块化芯片架构时采用了kandou总线接口；nvidia拥有用于gpu的高速互联nv link方案；英特尔推出了emib (embedded die interconnect bridge)接口；台积电和arm合作搞了lipincon协议；amd也有infinity fabrie总线互联技术等等。 芯动科技奋起直追紧随其后，2020年在国内率先推出自主研发的innolink chiplet标准并实现授权量产。
chiplet技术核心就是die to die互联，实现大带宽下的多芯片算力合并，形成多样化、多工艺的芯片组合。显然，如果各家芯片厂商都在推自己的标准，这将导致不同厂商的chiplet之间的互联障碍，限制chiplet的发展。因此，实现各个芯粒之间高速互联，需要芯片设计公司、eda厂商、foundry、封测厂商等上下游产业链协调配合、建立统一的接口标准，从而实现chiplet技术的量产应用并真正降低成本，加速整个chiplet生态的发展。于是，ucie标准应运而生。
ucie的建立将有力推动chiplet连接标准发展
前不久，ucie标准发布引起了业界高度关注与热议，因为这是由一条比较完整的产业链提出的开放的、可互操作性的标准，能有效解决当前先进工艺芯片产业上下游发展的难题，降低成本、提升性能。
universal chiplet interconnect express (ucie) 是一个开放的、行业通用的chiplet（芯粒）的高速互联标准，由英特尔、amd、arm、高通、三星、台积电、日月光、google 、meta、微软等十大行业巨头联合推出。它可以实现小芯片之间的封装级互连，具有高带宽、低延迟、低成本、低功耗等优点，能够满足包括云端、边缘端、企业级、5g、汽车、高性能计算和移动设备等在内的整个计算领域，对算力、内存、存储和互连日益增长的高需求。通俗来讲，ucie是统一标准后的chiplet，具有封装集成不同die的能力，这些die可以来自不同的晶圆厂，也可以是采用不同的设计和封装方式。
innolink chiplet方案解读
就在ucle标准发布后两周，芯动科技就宣布推出首个国产自主研发物理层兼容ucie标准的ip解决方案-innolink chiplet。芯动chiplet架构师高专表示：芯动在chiplet技术领域积累了大量的客户应用需求经验，并且和台积电、intel、三星、美光等业界领军企业有密切的技术沟通和合作探索，两年前就开始了innolink 的研发工作，率先明确innolink b/c基于ddr的技术路线，并于2020年的design reuse全球会议上首次向业界公开innolink a/b/c技术。
得益于正确的技术方向和超前的布局规划，innolink 的物理层与ucie的标准保持一致，成为国内首发、世界领先的自主ucie chiplet解决方案。
▲ innolink a/b/c实现方法
innolink chiplet的设计思路和技术特点：
1.业界很多公司认为chiplet跨工艺、跨封装的特性，会使其面临复杂的信号衰减路径，所以普遍使用serdes差分技术以应对这一问题。芯动基于对chiplet应用场景和技术趋势的深刻理解，以及在ddr技术领域的绝对领先，认为相较于serdes路线，ddr技术更适合chiplet互联和典型应用，而且不同封装场景需要用到不同的ddr技术方案。
2.chiplet(die to die) 在短距pcb、基板、interposer上连接时，路径短、干扰少、信号完整性好，此时采用ddr技术路线在延时功耗和带宽密度上更具优势。在短距离pcb、 基板、interposer平台上，ddr对比serdes的优势如下：
chiplet的核心目标就是高密度和低功耗，ddr技术满足多芯粒互联的高密度、低功耗、低延迟等综合需求，可使多芯粒像单芯粒一样工作，单芯粒总线延展至多芯粒。因此，芯动综合考虑serdes和ddr的技术特点，在innolink-b/c 采用了ddr的方式实现，提供基于gddr6/lpddr5技术的高速、高密度、高带宽连接方案。
3.标准封装使用mcm传统基板作为chiplet互联的介质，具备成本便宜等特点，是对成本较为敏感的chiplet应用场景首选；先进封装如interposer，具备密度高、良品率低、成本高等特点，则是对价格不敏感的高性能应用场景首选。在ucie定义正式发布前，innolink-b/c就提前实现了这两种封装场景的应用，验证了其对市场前景和chiplet技术趋势的准确判断。
▲ucie定义 不同封装标准的主要性能指标
4.针对长距离pcb、线缆的chiplet连接，innolink-a提供基于serdes差分信号的连接方案，以补偿长路径的信号衰减。
5.总的来看，innolink-a/b/c实现了跨工艺、跨封装的chiplet量产方案，成为业界领先！围绕着innolink chiplet ip技术，芯动同时还提供封装设计、可靠性验证、信号完整性分析、dft、热仿真、测试方案等整套解决方案！
▲ innolink chiplet的设计包含了ucie的chiplet连接先进、标准封装定义
图中显示ucie分了3个层次，protocol layer协议层、die to die adapter互联层、physical layer物理层。其中协议层就是常用的pcie、cxl等上层协议，底层的die to die和phy物理层，即是和innolink同样的实现方式。
总结：芯动准确地把握了chiplet技术方向，并前瞻性地完成设计验证，与后来推出的ucie技术方向一致，为innolink 兼容ucie标准奠定基础，成为业界领先方案。
这听起来像押中高考大题的故事，其实innolink背后的技术极为复杂，正因为芯动掌握了高速serdes、gddr6/6x、lpddr5/ddr5、hbm3、基板和interposer设计方案、高速信号完整性分析、先进工艺封装、测试方法等等世界领先的核心技术，并且经过大量客户需求落地和量产验证迭代。博观而约取，厚积而薄发，“押中题”无疑是是芯动技术团队长期投入和耕耘的成果!
芯动准备了满满一桌的大餐等着ucie这个客人上桌!
innolink chiplet是芯动先进ip之集大成者，代表着国内乃至世界领先水平，闻之不如见之，我们来盘点一下其内部实现的基础技术。
▲ 18gbps gddr6 单端信号量产验证
▲ 21gbps pam4 dq eye, single ended
▲ hbm3 6.4gbps 高速眼图
▲ 全球首个gddr6/6x combo ip量产
▲ 32/56g serdes眼图
▲ 风华1号4k高性能gpu应用innolink chiplet实现性能翻倍
▲ 先进封装信号完整性分析
▲ 封装热效应仿真
看到这些赏心悦目的ip验证测试眼图，相信大家对innolink chiplet有了更加客观的认知。追本溯源，这些成果反映的另一问题也值得探讨，为什么芯动能在这么多先进技术上取得如此耀眼的成绩？
为什么要做先进ip有哪些挑战和困难？
芯动科技的ceo敖海先生是技术出身，长期保持和一线研发工程一起讨论架构、改代码、调电路、定方案的习惯，从领导人至一线员工，全公司都秉承踏实进取、勇于创新、务实精进的作风。见微知著，芯动研发团队能持续攻克一个个技术难关、攀登一座座行业高峰也就不奇怪了。正因于此，芯动才能保持对市场的敏锐判断和技术发展的持续领先！
敖海认为，现阶段先进工艺芯片技术迅速发展、高性能应用需求急剧增加，只有不畏挑战迎难而上、抢先占领技术高地，在chiplet等先进ip技术上对标海外巨头，并在某些领域实现弯道超越，才能在市场上站稳脚跟，有效赋能国产半导体发展！
首发先进ip技术具备很多优势，可以快速赢得业界认可、第一时间导入客户需求并设计验证、广泛获得foundry和封测等上下游的大力支持。在市场应用成熟时，还可以让广大芯片客户用上量产验证的、可靠安全的ip，从而根据新的升级方向迅速实现技术迭代，进一步推动业务增长。一步领先、步步领先，从ip切入是极具实际意义的。
当然，首发推出先进工艺ip面临很多困难:
1.没有参照对象，试错成本高。
第一个吃螃蟹的人，先进道路的开拓者，总要付出加倍的努力。在很多大的技术节点上并没摸石头过河的说法，需要不断的摸索尝试。通俗点讲就是一个个坑踩个遍，踩结实了，路就平了。
2.对团队要求高。
一个先进ip，从数字到模拟、后端到工艺、流片到封测，每个环节都要资深的技术人员，芯动经过16年的积累，打造一支技术过硬的队伍，后来居上，面对国外厂商的先发优势毫不退让，用实力赢得全球客户认可。
3.先进工艺流片验证成本高。
先进工艺的ip流片验证成本很高昂，设计工时、finfet工艺mpw或者流片费用、封测等累加，每次验证的费用轻轻松松破百万美元。
某种意义上，芯动在先进ip领域获得的优势和业界认可，以及6大合作晶圆厂在工艺、流片成本、产能上给予的巨大帮助，都是做先进工艺ip的好处。
先进ip的重要意义
有和没有先进ip区别是很大的，有先进ip能够使市场更加理性，同时满足国产高端芯片自主可控、技术迭代的迫切需求！
芯动的先进ip技术，一方面引领行业技术的创新，塑造半导体企业的全球化长远发展视野，另一方面填补国内高性能芯片的应用空白，助力国内高端芯片发展。
芯动16年来重兵投入全球先进工艺、专注国产自主ip研发，在高性能计算平台、多媒体终端&汽车电子平台、iot物联网平台等应用领域打造了核心优势，超过200次的流片记录、逾60亿颗授权量产芯片、10亿颗以上高端定制soc量产，默默耕耘、脚踏实地，为赋能高端芯片做出重要贡献！
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微波通信天线选择与优化设计
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自然交错过渡模式PFC控制器UCC28063
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FRAM占领医疗领域和智能电表行业
半导体制造过程讲解
fireflyROC-RK3308B主板CC串口调试简介
2022年3月，芯片制造商英特尔、台积电、三星联合日月光、amd、arm、高通、谷歌、微软、meta(facebook)等十家行业巨头共同推出了全新的通用芯片互联标准——ucle。
几乎与此同时，中国ip和芯片定制及gpu赋能型领军企业芯动科技宣布率先推出国产自主研发物理层兼容ucie标准的ip解决方案-innolink chiplet，这是国内首套跨工艺、跨封装的chiplet连接解决方案，且已在先进工艺上量产验证成功！
▲ innolink chiplet架构图
随着高性能计算、云服务、边缘端、企业应用、5g通信、人工智能、自动驾驶、移动设备等应用的高速发展，算力、内存、存储和互连的需求呈现爆炸式增长，但同时，先进工艺芯片迭代也面临着开发难度大、生产成本高、良品率低的窘境，即先进制程工艺下芯片面临着性能与成本的矛盾，chiplet技术在这一背景下得到快速发展。
▲ 制程工艺发展和晶体管密度增加导致开发成本急剧上升
chiplet技术的核心是多芯粒(die to die)互联，利用更短距离、更低功耗、更高密度的芯片裸die间连接方式，突破单晶片(monolithic)的性能和良率瓶颈，降低较大规模芯片的开发时间、成本和风险，实现异构复杂高性能soc的集成，满足不同厂商的芯粒之间的互联需求，达到产品的最佳性能和长生命周期。
▲ chiplet核心技术是多芯粒互联
近年，amd、苹果和英伟达等国际巨头都发布了标志性的chiplet旗舰产品，并在各个应用领域取得极大成功，进一步验证了chiplet技术的可行性和发展前景，使得chiplet互联这一核心技术日益受到市场追捧！
▲ 多芯粒互联的chiplet技术是实现高性能异构系统的发展趋势
▲ 苹果自研m1 ultra芯片应用chiplet技术实现性能翻倍
chiplet的早期发展协议混乱各个公司制定自己的私有标准
此前，众多的芯片厂商都在推自己的互联标准，比如marvell在推出模块化芯片架构时采用了kandou总线接口；nvidia拥有用于gpu的高速互联nv link方案；英特尔推出了emib (embedded die interconnect bridge)接口；台积电和arm合作搞了lipincon协议；amd也有infinity fabrie总线互联技术等等。 芯动科技奋起直追紧随其后，2020年在国内率先推出自主研发的innolink chiplet标准并实现授权量产。
chiplet技术核心就是die to die互联，实现大带宽下的多芯片算力合并，形成多样化、多工艺的芯片组合。显然，如果各家芯片厂商都在推自己的标准，这将导致不同厂商的chiplet之间的互联障碍，限制chiplet的发展。因此，实现各个芯粒之间高速互联，需要芯片设计公司、eda厂商、foundry、封测厂商等上下游产业链协调配合、建立统一的接口标准，从而实现chiplet技术的量产应用并真正降低成本，加速整个chiplet生态的发展。于是，ucie标准应运而生。
ucie的建立将有力推动chiplet连接标准发展
前不久，ucie标准发布引起了业界高度关注与热议，因为这是由一条比较完整的产业链提出的开放的、可互操作性的标准，能有效解决当前先进工艺芯片产业上下游发展的难题，降低成本、提升性能。
universal chiplet interconnect express (ucie) 是一个开放的、行业通用的chiplet（芯粒）的高速互联标准，由英特尔、amd、arm、高通、三星、台积电、日月光、google 、meta、微软等十大行业巨头联合推出。它可以实现小芯片之间的封装级互连，具有高带宽、低延迟、低成本、低功耗等优点，能够满足包括云端、边缘端、企业级、5g、汽车、高性能计算和移动设备等在内的整个计算领域，对算力、内存、存储和互连日益增长的高需求。通俗来讲，ucie是统一标准后的chiplet，具有封装集成不同die的能力，这些die可以来自不同的晶圆厂，也可以是采用不同的设计和封装方式。
innolink chiplet方案解读
就在ucle标准发布后两周，芯动科技就宣布推出首个国产自主研发物理层兼容ucie标准的ip解决方案-innolink chiplet。芯动chiplet架构师高专表示：芯动在chiplet技术领域积累了大量的客户应用需求经验，并且和台积电、intel、三星、美光等业界领军企业有密切的技术沟通和合作探索，两年前就开始了innolink 的研发工作，率先明确innolink b/c基于ddr的技术路线，并于2020年的design reuse全球会议上首次向业界公开innolink a/b/c技术。
得益于正确的技术方向和超前的布局规划，innolink 的物理层与ucie的标准保持一致，成为国内首发、世界领先的自主ucie chiplet解决方案。
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innolink chiplet的设计思路和技术特点：
1.业界很多公司认为chiplet跨工艺、跨封装的特性，会使其面临复杂的信号衰减路径，所以普遍使用serdes差分技术以应对这一问题。芯动基于对chiplet应用场景和技术趋势的深刻理解，以及在ddr技术领域的绝对领先，认为相较于serdes路线，ddr技术更适合chiplet互联和典型应用，而且不同封装场景需要用到不同的ddr技术方案。
2.chiplet(die to die) 在短距pcb、基板、interposer上连接时，路径短、干扰少、信号完整性好，此时采用ddr技术路线在延时功耗和带宽密度上更具优势。在短距离pcb、 基板、interposer平台上，ddr对比serdes的优势如下：
chiplet的核心目标就是高密度和低功耗，ddr技术满足多芯粒互联的高密度、低功耗、低延迟等综合需求，可使多芯粒像单芯粒一样工作，单芯粒总线延展至多芯粒。因此，芯动综合考虑serdes和ddr的技术特点，在innolink-b/c 采用了ddr的方式实现，提供基于gddr6/lpddr5技术的高速、高密度、高带宽连接方案。
3.标准封装使用mcm传统基板作为chiplet互联的介质，具备成本便宜等特点，是对成本较为敏感的chiplet应用场景首选；先进封装如interposer，具备密度高、良品率低、成本高等特点，则是对价格不敏感的高性能应用场景首选。在ucie定义正式发布前，innolink-b/c就提前实现了这两种封装场景的应用，验证了其对市场前景和chiplet技术趋势的准确判断。
▲ucie定义 不同封装标准的主要性能指标
4.针对长距离pcb、线缆的chiplet连接，innolink-a提供基于serdes差分信号的连接方案，以补偿长路径的信号衰减。
5.总的来看，innolink-a/b/c实现了跨工艺、跨封装的chiplet量产方案，成为业界领先！围绕着innolink chiplet ip技术，芯动同时还提供封装设计、可靠性验证、信号完整性分析、dft、热仿真、测试方案等整套解决方案！
▲ innolink chiplet的设计包含了ucie的chiplet连接先进、标准封装定义
图中显示ucie分了3个层次，protocol layer协议层、die to die adapter互联层、physical layer物理层。其中协议层就是常用的pcie、cxl等上层协议，底层的die to die和phy物理层，即是和innolink同样的实现方式。
总结：芯动准确地把握了chiplet技术方向，并前瞻性地完成设计验证，与后来推出的ucie技术方向一致，为innolink 兼容ucie标准奠定基础，成为业界领先方案。
这听起来像押中高考大题的故事，其实innolink背后的技术极为复杂，正因为芯动掌握了高速serdes、gddr6/6x、lpddr5/ddr5、hbm3、基板和interposer设计方案、高速信号完整性分析、先进工艺封装、测试方法等等世界领先的核心技术，并且经过大量客户需求落地和量产验证迭代。博观而约取，厚积而薄发，“押中题”无疑是是芯动技术团队长期投入和耕耘的成果!
芯动准备了满满一桌的大餐等着ucie这个客人上桌!
innolink chiplet是芯动先进ip之集大成者，代表着国内乃至世界领先水平，闻之不如见之，我们来盘点一下其内部实现的基础技术。
▲ 18gbps gddr6 单端信号量产验证
▲ 21gbps pam4 dq eye, single ended
▲ hbm3 6.4gbps 高速眼图
▲ 全球首个gddr6/6x combo ip量产
▲ 32/56g serdes眼图
▲ 风华1号4k高性能gpu应用innolink chiplet实现性能翻倍
▲ 先进封装信号完整性分析
▲ 封装热效应仿真
看到这些赏心悦目的ip验证测试眼图，相信大家对innolink chiplet有了更加客观的认知。追本溯源，这些成果反映的另一问题也值得探讨，为什么芯动能在这么多先进技术上取得如此耀眼的成绩？
为什么要做先进ip有哪些挑战和困难？
芯动科技的ceo敖海先生是技术出身，长期保持和一线研发工程一起讨论架构、改代码、调电路、定方案的习惯，从领导人至一线员工，全公司都秉承踏实进取、勇于创新、务实精进的作风。见微知著，芯动研发团队能持续攻克一个个技术难关、攀登一座座行业高峰也就不奇怪了。正因于此，芯动才能保持对市场的敏锐判断和技术发展的持续领先！
敖海认为，现阶段先进工艺芯片技术迅速发展、高性能应用需求急剧增加，只有不畏挑战迎难而上、抢先占领技术高地，在chiplet等先进ip技术上对标海外巨头，并在某些领域实现弯道超越，才能在市场上站稳脚跟，有效赋能国产半导体发展！
首发先进ip技术具备很多优势，可以快速赢得业界认可、第一时间导入客户需求并设计验证、广泛获得foundry和封测等上下游的大力支持。在市场应用成熟时，还可以让广大芯片客户用上量产验证的、可靠安全的ip，从而根据新的升级方向迅速实现技术迭代，进一步推动业务增长。一步领先、步步领先，从ip切入是极具实际意义的。
当然，首发推出先进工艺ip面临很多困难:
1.没有参照对象，试错成本高。
第一个吃螃蟹的人，先进道路的开拓者，总要付出加倍的努力。在很多大的技术节点上并没摸石头过河的说法，需要不断的摸索尝试。通俗点讲就是一个个坑踩个遍，踩结实了，路就平了。
2.对团队要求高。
一个先进ip，从数字到模拟、后端到工艺、流片到封测，每个环节都要资深的技术人员，芯动经过16年的积累，打造一支技术过硬的队伍，后来居上，面对国外厂商的先发优势毫不退让，用实力赢得全球客户认可。
3.先进工艺流片验证成本高。
先进工艺的ip流片验证成本很高昂，设计工时、finfet工艺mpw或者流片费用、封测等累加，每次验证的费用轻轻松松破百万美元。
某种意义上，芯动在先进ip领域获得的优势和业界认可，以及6大合作晶圆厂在工艺、流片成本、产能上给予的巨大帮助，都是做先进工艺ip的好处。
先进ip的重要意义
有和没有先进ip区别是很大的，有先进ip能够使市场更加理性，同时满足国产高端芯片自主可控、技术迭代的迫切需求！
芯动的先进ip技术，一方面引领行业技术的创新，塑造半导体企业的全球化长远发展视野，另一方面填补国内高性能芯片的应用空白，助力国内高端芯片发展。
芯动16年来重兵投入全球先进工艺、专注国产自主ip研发，在高性能计算平台、多媒体终端&汽车电子平台、iot物联网平台等应用领域打造了核心优势，超过200次的流片记录、逾60亿颗授权量产芯片、10亿颗以上高端定制soc量产，默默耕耘、脚踏实地，为赋能高端芯片做出重要贡献！
聚合物基复合材料层压板压缩测试，让你了解设备选型和操作流程！
苹果13多少钱现在
激光切割木材机的原理及切割参数
5G时代下如何才能让虚拟现实行业重生
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PicoChip推出系统级蜂窝解决方案SoCs和软件
Intel宣布将参加明年1月份的CES2019 并将有新品亮相
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