DDR 模块的 PCB 设计要点有哪一些
1定义
ddr：double date rate 双倍速率同步动态随机存储器。
ddr、ddr2、ddr3常用规格：
02阻抗控制要求
单端走线控制 50欧姆，差分走线控制 100欧姆
03ddr布局要求
通常，根据器件的摆放方式不同而选择相应的拓扑结构。
a、ddr*1片，一般采用点对点的布局方式，靠近主控，相对飞线 bank 对称。间距可以按照是实际要求进行调整，推荐间距为 500-800mil。
b、ddr*2片，布局相对主控飞线 bank对称，常采用 t型拓扑结构， 推荐间距如下：
等长要求 l1+l2=l1+l3
c、ddr*4 片，以下列出了常用的 4 片 ddr 布局拓扑结构。
针对于 ddr2，这些拓扑结构都是能适用的，只是有少许的差别。
若pcb布线空间允许，address/command、control、clk，应优先采用单纯的“t”型拓扑结构，并尽可能缩短分支线长度，如上面拓扑结构的b图所示。
等长要求 l1+l2+l6=l1+l2+l7=l1+l3+l4=l1+l3+l5
然而，菊花链式拓扑结构被证明在 si 方面是具有优势的。对于 ddr3的设计， 特别是在 1600 mbps时，则一般采用d所示菊花链拓扑结构进行设计。
pcb 布线空间有限的，可以采用“t”型拓扑和菊莲拓扑混合的结构，如下图所示：
混合拓扑结构中“t”型拓扑的要求与两片ddr2/3 相同。
等长要求 l1+l3+l2=l1+l4+l5
04信号分组以及走线要求
（以下以4片ddr3设计进行说明）
a、32条数据线（data0-data31）、4条data masks（dqm0-dqm3）,4对data strobes差分线（dqs0p/ dqs0m—dqs3p/dqs3m）
这36条线和4对差分线分为四组：
再将剩下的信号线分为三类：
address/command、control与clk归为一组，因为它们都是以clk的下降沿由ddr控制器输出，ddr颗粒由clk 的上升沿锁存address/command、control 总线上的状态，所以需要严格控制clk 与address/command、control 之间的时序关系，确保ddr颗粒能够获得足够的、最佳的建立/保持时间。
b、误差控制，差分对对内误差尽量控制在5mil以内；数据线组内误差尽量控制在+-25mil以内，组间误差尽量控制在+-50mil以内。
address/command 、control全部参照时钟进行等长，误差尽量控制在+-100mil 以内。
c、数据线之间间距要满足3w原则，控制线、地址线必要时可稍微放宽到2w~3w， 其他走线离时钟线20mil或至少3w以上的间距，以减小信号传输的串扰问题。
d、verf电容需靠近管脚放置，vref走线尽量短，且与任何数据线分开，保证其不受干扰（特别注意相邻上下层的串扰），推荐走线宽度>=15mil。
e、ddr设计区域，这个区域请保障完整的参考平面，如下方图片所示：
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等长要求 l1+l2=l1+l3
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这36条线和4对差分线分为四组：
再将剩下的信号线分为三类：
address/command、control与clk归为一组，因为它们都是以clk的下降沿由ddr控制器输出，ddr颗粒由clk 的上升沿锁存address/command、control 总线上的状态，所以需要严格控制clk 与address/command、control 之间的时序关系，确保ddr颗粒能够获得足够的、最佳的建立/保持时间。
b、误差控制，差分对对内误差尽量控制在5mil以内；数据线组内误差尽量控制在+-25mil以内，组间误差尽量控制在+-50mil以内。
address/command 、control全部参照时钟进行等长，误差尽量控制在+-100mil 以内。
c、数据线之间间距要满足3w原则，控制线、地址线必要时可稍微放宽到2w~3w， 其他走线离时钟线20mil或至少3w以上的间距，以减小信号传输的串扰问题。
d、verf电容需靠近管脚放置，vref走线尽量短，且与任何数据线分开，保证其不受干扰（特别注意相邻上下层的串扰），推荐走线宽度>=15mil。
e、ddr设计区域，这个区域请保障完整的参考平面，如下方图片所示：
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