电源完整性和配电网络阻抗对同步开关噪声的影响
对于硬件设计人员来说，了解pdn的每个元件的谐振频率（例如，体旁路和去耦电容，平面电容和互连电感）及其对pi的影响非常重要。具有差的pi的pcb（例如，在50mhz及更高时具有高pdn阻抗）引起由pdn供电的信号的ssn和抖动。本文演示了pcb上pdn阻抗与ssn之间的关系。
分析和结果
原型如图所示图1已实施。该处理器带有外部40mhz晶体振荡器，有三个主要接口：320mbps数据或160mhz时钟速率的ddr2 sdram，80mhz时钟速率的并行闪存和通用i/o.所有这些组件都从降压转换器获取功率。在pcb上，每个电源引脚上的处理器bga正下方放置0.1μf去耦电容，如图2所示。
图1dut的方框图
图2处理器下的去耦电容放置
为了显示pdn阻抗和ssn之间的关系，在原型pcb上尝试了表i中列出的两个测试用例。在测试用例a中，卸载了一部分去耦电容（如图2中的红框所示）。另一方面，所有去耦电容都加载到测试用例b中。
表i.正在研究的去耦条件
测试用例 条件
a 一部分去耦电容器被卸载
b 所有去耦电容都加载
首先，比较10mhz至500mhz的pdn阻抗曲线（使用mentor graphics hyperlynx进行仿真）。由于vcc和地之间的去耦电容量较低，测试用例a的阻抗高于情况b.
图3pdn阻抗图
其次，两个测试案例比较了vcc的功率谱（使用频谱分析仪通过交流耦合探测），范围从10mhz到500mhz 。参考情况b（图4b），观察到的尖峰主要由40mhz晶体振荡器，160mhz ddr2和80mhz闪存接口以及相关内部处理器pll的谐波贡献。但在情况a中，由于较低的总去耦电容，vcc频谱中出现额外的尖峰（图4a中用红色框出）。
vcc上的噪声是由pdn阻抗与瞬态之间的相互作用引起的ic内所有同步切换信号的电流，即ssn。当更多的去耦电容正确放置在vcc线上时，可以抑制ssn和vcc噪声。
图4a电源测试用例a的vcc频谱
图4b测试用例的vcc功率谱b
第三，比较两个测试用例的以160mhz（3.125ns单位间隔）运行的ddr2时钟信号的眼图开度。在情况b（2.825ns）与情况a（2.698ns）的情况下，较大的眼宽表明抑制vcc噪声有助于减少处理器发送的信号中的抖动。
图5a测试用例a的ddr2时钟信号眼图
图5b测试案例b的ddr2时钟信号眼图
结论
在这个实际实验中证明了pdn阻抗对ssn和抖动的影响。至关重要的是，pcb pdn必须以严格的方式实施，以确保质量，稳健性和功能性。
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图4a电源测试用例a的vcc频谱
图4b测试用例的vcc功率谱b
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图5a测试用例a的ddr2时钟信号眼图
图5b测试案例b的ddr2时钟信号眼图
结论
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