总结一下AMD CPU的信息
和amd的确无缘，在拿到day1 的大礼包之后，我就上交了笔记本，只是在amd connection中看了一些内网的信息，但是因为实在对amd的cpu不熟悉，也没搞明白啥。
近来在amd的平台上需要搞搞性能提升，因此看了看amd的cpu的相关信息，之后就一发而不可收拾，自己总结了一下amd cpu的信息，这个权当没有机会参加的amd的new hire 培训了。
本篇从amd的cpu的崛起开始，以amd的zen架构为主线，先看一下amd的整体情况。
架构从zen开始，到zen+/zen2/zen3/zen3+/zen4/zen4c(d)/zen5/zen6 基本已经很整齐了。很多xilinx的同学如果转amd cpu，基本可以做到退休了。
从gf14开始，现在全面转向tsmc，基本上基于core die 和io die的整合模式。在zen2/3的时候，需要使用gf的io die，这个还说得过去。在zen4 的时代，全面转向tsmc，core die是5nm，而io die是6nm。感觉这个io die之后越来越大的话，可能和core die 一样，放多个。反正amd的cpu 自己就可以做numa 分割，从1到2到4， 在12 core die的时代还是nps4。说不定后面出现nps6/8.
从core的架构上，zen从gf转到tsmc之后，微架构上变化不大了，主要的变化就在玩弄io die的ddr 控制器和ll cache，已经加上了 gpu的apu， 还有就是最近比较热的3d vcache，milian-x 可以支持8x （32m （core die）+ 64m（vcache) ）=784m 的l3 cache，这个估计intel要哭死了。当然还有上个星期传出来的xilinx 的aie 引擎， 我对于xilinx在ai方面的投入一直是持否定态度的，对于这个aie+iodie +core die 我谨慎乐观。
从zen2 开始，io die也分client 和 server 两类，这个估计以后会一直分下去，两种io die的主要不同应该在ddr 控制器和pcie 接口上，以后会有更大的不同?.
从die size上看，毫无疑问io die是整个封装中最大的了， 实在有点惊诧zen的core 的size居然如此之小，core die里面的2/3应该都是cache 了。
zen+和zen3+都类似于intel的tock，架构不改，改工艺。但是zen3+其实更像一个鸡肋，只有6000系列。
后面就是另一个比较复杂的信息了，codename，和intel的lake不同，amd对于意大利是比较执着的。
这个里面基本上涵盖了amd的主要cpu的产线。
embedded的cpu 的命运比较搓了，好像转了tsmc之后就没有了。在zen的时候感觉有好多。
zen3 有一个hpc定制款，据说是加了ai的功能，应该是avx-512和bf16之类的支持，如果以后把aie加进去，我先呵呵了。
从产品的排布来看，zen 和zen2的差别要比zen2 和zen3的差别大，对于zen3和zen4的差别，这个后面等着更多的产品信息泄露吧。
对于amd的产品，初看还是比较乱的，但是如果把握市场，还是很清晰的。
desktop
这个可以看到entry-level主要是给笔记本这类的，往往会包含gpu，core die的数量只有1个，甚至有一些都是单die的。
而high-end的cpu的core数量和server基本上可以相等，但是后面的threadripper真的会到96core 吗？
server
最早的热那亚传说是128core，现在基本上应该是96 core，估计是看intel落后太多，也要挤挤牙膏了。
pcie5.0+ddr5应该是标配了，虽然ddr5的高价给了intel ice lake的机会，但是该来还会来的。后面amd的server cpu会增加啥功能，估计应该像intel一样增加ethernet接口了。否则，在pcie5 待上3代，有点无聊。
这个图基本上把ryzen和epyc的都放进来了，整个图就说明一件事，都是tsmc，而且目前chiplets的路应该是定局了。
今天的总结到此，目前对于amd的产品有了一定的了解了。后面需要从cpu的微架构，cache/memory 以及data flow 来细细琢磨amd的一路走来。
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从gf14开始，现在全面转向tsmc，基本上基于core die 和io die的整合模式。在zen2/3的时候，需要使用gf的io die，这个还说得过去。在zen4 的时代，全面转向tsmc，core die是5nm，而io die是6nm。感觉这个io die之后越来越大的话，可能和core die 一样，放多个。反正amd的cpu 自己就可以做numa 分割，从1到2到4， 在12 core die的时代还是nps4。说不定后面出现nps6/8.
从core的架构上，zen从gf转到tsmc之后，微架构上变化不大了，主要的变化就在玩弄io die的ddr 控制器和ll cache，已经加上了 gpu的apu， 还有就是最近比较热的3d vcache，milian-x 可以支持8x （32m （core die）+ 64m（vcache) ）=784m 的l3 cache，这个估计intel要哭死了。当然还有上个星期传出来的xilinx 的aie 引擎， 我对于xilinx在ai方面的投入一直是持否定态度的，对于这个aie+iodie +core die 我谨慎乐观。
从zen2 开始，io die也分client 和 server 两类，这个估计以后会一直分下去，两种io die的主要不同应该在ddr 控制器和pcie 接口上，以后会有更大的不同?.
从die size上看，毫无疑问io die是整个封装中最大的了， 实在有点惊诧zen的core 的size居然如此之小，core die里面的2/3应该都是cache 了。
zen+和zen3+都类似于intel的tock，架构不改，改工艺。但是zen3+其实更像一个鸡肋，只有6000系列。
后面就是另一个比较复杂的信息了，codename，和intel的lake不同，amd对于意大利是比较执着的。
这个里面基本上涵盖了amd的主要cpu的产线。
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zen3 有一个hpc定制款，据说是加了ai的功能，应该是avx-512和bf16之类的支持，如果以后把aie加进去，我先呵呵了。
从产品的排布来看，zen 和zen2的差别要比zen2 和zen3的差别大，对于zen3和zen4的差别，这个后面等着更多的产品信息泄露吧。
对于amd的产品，初看还是比较乱的，但是如果把握市场，还是很清晰的。
desktop
这个可以看到entry-level主要是给笔记本这类的，往往会包含gpu，core die的数量只有1个，甚至有一些都是单die的。
而high-end的cpu的core数量和server基本上可以相等，但是后面的threadripper真的会到96core 吗？
server
最早的热那亚传说是128core，现在基本上应该是96 core，估计是看intel落后太多，也要挤挤牙膏了。
pcie5.0+ddr5应该是标配了，虽然ddr5的高价给了intel ice lake的机会，但是该来还会来的。后面amd的server cpu会增加啥功能，估计应该像intel一样增加ethernet接口了。否则，在pcie5 待上3代，有点无聊。
这个图基本上把ryzen和epyc的都放进来了，整个图就说明一件事，都是tsmc，而且目前chiplets的路应该是定局了。
今天的总结到此，目前对于amd的产品有了一定的了解了。后面需要从cpu的微架构，cache/memory 以及data flow 来细细琢磨amd的一路走来。
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