为发送应用同步多个高速多路复用DAC
本应用笔记提出了多个高速数模转换器（dac）与多路复用输入或集成插值滤波器的同步方法。这种dac用于i/q上变频器或数字波束成形发射器。这些dac提供数据时钟输出，用于与数据源同步。
介绍
在许多发射应用中，必须生成具有精确已知相对相位的多个模拟输出。在正交调制器（图1）中，i和q通道必须具有明确定义的相位关系才能实现镜像抑制。在图1中，dac1和dac2的延迟必须很好地匹配。使用数字波束成形的发射器可能需要精确控制大量dac的相对相位。
图1.dac和i/q发送器的第一上变频级，使用mux-dac。
当使用带多路复用输入（mux-dac）的dac（如max19692）或带数据时钟输出的插值dac时，输入数据速率为dac更新速率的1/n倍，dac在一个或两个数据时钟转换上锁存数据。max19692中，n = 4，输入数据速率为dac更新速率的四分之一。dac输出一个数据时钟（dataclk），该时钟由带有数字时钟分频器的输入时钟派生。当dac上电时，数字时钟分频器可以在n种状态中的任何一种状态下启动。如果使用多个dac，则不同dac的时钟分频器可能会以不同的状态启动;因此，dac将在不同的时间锁存数据。除非检测到并纠正这一点，否则不同的dac可能会输出相对于彼此延迟一个或多个时钟周期的数据。如果每个dac中的时钟分频器可以复位，则可以避免这种情况，但此解决方案存在一些问题。如果其中一个时钟分频器发生错误，除非实施某种检测错误条件的方法，否则dac将永久异相。为了确保系统的稳健性，有必要检测相位错误情况并进行纠正。如果dac以非常高的速度工作，则将复位信号同步到输入时钟也可能具有挑战性。
图2所示为max19692时钟（clkp、clkn）和数据时钟（dataclkp、dataclkn）接口的简化框图。初始时钟被4分频使用2位计数器完成，用于锁存数字dac输入。计数器可能以四种状态之一启动（图3）。如果使用两个mux-dac，则两个dac可能会以不同的状态启动。这可能会导致 dac1 的锁存实例相对于 dac1 的锁存实例延迟 -0、1、2 或 2 个时钟周期。
max19692的数据时钟输出与数据输入锁存时钟分频2或4倍。然后，在双倍数据速率（ddr）模式下，数据锁存于时钟的两个边沿，或在四倍数据速率（qdr）模式下，数据锁存于时钟的每90度。如果多个dac的数据时钟延迟匹配，或者数据时钟彼此相反，则锁存时钟也将匹配。
图2.max19692内部时钟接口框图
图3.max19692锁存时钟（四种可能状态）。
dac同步问题有两个组成部分。
必须检测dac锁存时钟之间的相对相位。
必须调整dac之间的相对相位，直到dac正确分相。
检测dac之间的相位误差可以通过检测两个dac的数据时钟输出之间的相位误差来完成。鉴相器可以像异或门一样简单，也可以像鉴频检波器（pfd）一样复杂。
两个dac的相位可以通过操纵时钟到一个或多个dac来调节，直到dac数据时钟输出的相对相位为零。另一种选择允许测量数据时钟之间的dac延迟周期数，并相应地延迟数据。以下段落介绍了 i/q 配置的两种方法。
通过“吞噬”时钟脉冲进行dac相位调整
如果dac使用方波（例如ecl）时钟，则可以使用图4所示的简单高速逻辑电路实现两个dac之间的同步。为清楚起见，本原理图中的逻辑配置为单端功能。然而，更实际的实现是使用差分逻辑，如ecl，以实现高速和低噪声。
图4.用于dac同步的简单高速逻辑电路。
在mux-dac1的时钟路径中插入and门（g1）允许操纵mux-dac1的时钟。在多路复用器-dac2的时钟路径中插入一个and门（g2），以实现延迟匹配。异或门（g3）充当鉴相器。当 dataclk1 和 dataclk1 的输出不同时，它输出“2”。如果 g3out = “1”，则应“吞噬”到 mux-dac1 的时钟脉冲，以将 dataclk1 的边缘偏移 clk 的一个时钟周期。g3 （g3out） 输出端的上升沿由 ff1 和 g4 组成的正边检测器 （ped） 检测。如果检测到上升沿，ped在一个时钟周期内输出“0”。然后，ff2在将信号（spb）施加到g1之前对该信号进行重定时，导致到mux-dac1的一个时钟脉冲被抑制。这会将 dataclk1 延迟一个 clk 时钟周期。经过几个时钟周期后，dataclk1 的延迟与 dataclk2 对齐，如图 5 所示。重要的是，在时钟的下降沿更新触发器，以避免dac时钟信号中出现毛刺。使用此方法时，两个mux-dac的输入时序相同。重要的是要考虑布线延迟，以确保满足两个触发器的建立和保持时间，并且在时钟较低时将spb信号中的脉冲施加到g1。否则，可能会导致时钟信号毛刺。还建议时钟同步电路由安静电源供电，以尽量减少抖动的引入。
图5.显示逻辑电路操作的时序图。
通过移动输入数据进行dac相位调整
xilinx® fpga 中的高级数字时钟管理器 （dcm） 可用于检测两个 mux-dac 的数据时钟之间的相位差（图 6）。dcm1 生成与 dataclk1 和 dataclk2 频率相同的时钟。dclk1的延迟可以以时钟周期的1/256步长动态调整。触发器 dff1 和 dff2 在每个时钟周期中对 dataclk1 和 dataclk2 进行一次采样。如果 dff1 对 dataclk1 进行采样，而 dataclk1 为低电平，则 dff1 将输出静态“0”。如果 dff1 在 dataclk1 为高电平时对 dataclk1 进行采样，则 dff1 将输出静态“1”。因此，dff3 和 dff4 可以在任何时钟相位上计时，与 dclk1 上的延迟设置无关。通过将dclk1延迟步进其范围，使用dcm1中的动态延迟调整功能，并读取dff3和dff4的输出，可以找到与dataclk1和dataclk2的上升沿相对应的延迟设置。通过延迟设置，可以计算将数据延迟到mux-dac1所需的dac时钟周期数，以便与进入mux-dac2的数据同相。通过在fpga中实现4 x 4桶形移位器，可以以dac时钟周期为增量6来改变数据延迟（见图《》）。
max19692具有四个并行数据端口，分别标有a、b、c和d。馈送到dac的字序列为an， bn， cn， dn一个n+1， bn+1， cn+1， dn+1一个n+2等。12位、4 x 4桶形移位器（图6）允许发往mux-dac1的数据延迟-1、0、1或2个clk周期。因此，可以调整数据延迟，直到两个dac同相输出数据。在这种情况下，两个dac的数据时钟可能会偏离时钟的整数周期数（clk），并且不会尝试更改此值。由于dac的建立和保持时间以数据时钟为基准，因此两个dac的数据时序必须不同。这可以通过在驱动dac的fpga中使用多个dcm来实现。
图6.使用在fpga中实现的桶形移位器的mux-dac同步。
dac 同步，每个 dac 使用一个 pll
如果使用锁相环 （pll） 频率合成器对 dac 进行计时，则同步两个 dac 的一种方法是使用单独的 pll 为每个 dac 提供时钟（图 7）。将dac1和dac2的lvds数据时钟输出的相位与参考时钟进行比较。在这种情况下，dac的内置时钟分频器用作时钟代pll中的反馈分频器。
图7.多路复用器同步，每个dac使用一个pll。
使用此解决方案匹配两个dac的建立和保持时间。然而，该解决方案的两个缺点是两个pll的成本增加，以及pll中的相位噪声限制可能导致的性能限制。
结论
max19692为2.3gsps、12位多奈奎斯特dac，集成4：1输入数据多路复用器，理想用于i/q应用。虽然强调max19692在i/q应用中的应用，但所讨论的方案也适用于其他dac和应用，例如max5858a用于具有两个以上通道的应用。 建议的解决方案可以扩展到任意数量的dac。为了正确同步高速器件，必须考虑与电路板走线相关的延迟。
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图1.dac和i/q发送器的第一上变频级，使用mux-dac。
当使用带多路复用输入（mux-dac）的dac（如max19692）或带数据时钟输出的插值dac时，输入数据速率为dac更新速率的1/n倍，dac在一个或两个数据时钟转换上锁存数据。max19692中，n = 4，输入数据速率为dac更新速率的四分之一。dac输出一个数据时钟（dataclk），该时钟由带有数字时钟分频器的输入时钟派生。当dac上电时，数字时钟分频器可以在n种状态中的任何一种状态下启动。如果使用多个dac，则不同dac的时钟分频器可能会以不同的状态启动;因此，dac将在不同的时间锁存数据。除非检测到并纠正这一点，否则不同的dac可能会输出相对于彼此延迟一个或多个时钟周期的数据。如果每个dac中的时钟分频器可以复位，则可以避免这种情况，但此解决方案存在一些问题。如果其中一个时钟分频器发生错误，除非实施某种检测错误条件的方法，否则dac将永久异相。为了确保系统的稳健性，有必要检测相位错误情况并进行纠正。如果dac以非常高的速度工作，则将复位信号同步到输入时钟也可能具有挑战性。
图2所示为max19692时钟（clkp、clkn）和数据时钟（dataclkp、dataclkn）接口的简化框图。初始时钟被4分频使用2位计数器完成，用于锁存数字dac输入。计数器可能以四种状态之一启动（图3）。如果使用两个mux-dac，则两个dac可能会以不同的状态启动。这可能会导致 dac1 的锁存实例相对于 dac1 的锁存实例延迟 -0、1、2 或 2 个时钟周期。
max19692的数据时钟输出与数据输入锁存时钟分频2或4倍。然后，在双倍数据速率（ddr）模式下，数据锁存于时钟的两个边沿，或在四倍数据速率（qdr）模式下，数据锁存于时钟的每90度。如果多个dac的数据时钟延迟匹配，或者数据时钟彼此相反，则锁存时钟也将匹配。
图2.max19692内部时钟接口框图
图3.max19692锁存时钟（四种可能状态）。
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必须检测dac锁存时钟之间的相对相位。
必须调整dac之间的相对相位，直到dac正确分相。
检测dac之间的相位误差可以通过检测两个dac的数据时钟输出之间的相位误差来完成。鉴相器可以像异或门一样简单，也可以像鉴频检波器（pfd）一样复杂。
两个dac的相位可以通过操纵时钟到一个或多个dac来调节，直到dac数据时钟输出的相对相位为零。另一种选择允许测量数据时钟之间的dac延迟周期数，并相应地延迟数据。以下段落介绍了 i/q 配置的两种方法。
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如果dac使用方波（例如ecl）时钟，则可以使用图4所示的简单高速逻辑电路实现两个dac之间的同步。为清楚起见，本原理图中的逻辑配置为单端功能。然而，更实际的实现是使用差分逻辑，如ecl，以实现高速和低噪声。
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图5.显示逻辑电路操作的时序图。
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