22nm工艺下如何实现高效率低压大电流输出
isscc是“ieee internationalsolid-state circuits conference”的缩写，是世界学术界和企业界公认的集成电路设计领域最高级别会议，被认为是集成电路设计领域的“世界奥林匹克大会”。2019年的isscc会议已与2019年2月17日-21日在美国加州旧金山市举行，isscc2019总共录用了193篇论文，其中中国区创纪录地中了18篇，继去年首次超过日本后，今年首次超过中国***地区，亚太区仅次于韩国。今年中国区在isscc上的突破也从侧面反映了国内集成电路这几年的蓬勃发展。
得益于这两年资本市场和政策对集成电路产业的发展，今年的isscc也格外引人关注，最近陆陆续续在网上看到了一些大牛对于isscc2019上各个领域细分文章的解读，其中包括了pll、pa、adda、cpu architecture等等，但对于isscc上占比很高的一个领域—dcdc电源类，却始终没有看到大神出来解读，可能是电源太基础太底层，不能向ai, 5g, 人工智能这些风口靠拢，但是也正因为基础，每个系统都需要电源供电，所以才更多样化的需求，正好最近囫囵吞枣地看完了这部分的slides，试着基于自己的理解做个总结，希望能起到抛砖引玉的效果。
intel的文章 这篇文章的主要特色是在22nm工艺下实现了高效率低压大电流的输出（峰值效率达到了93.8%），通过多级多相位的架构选择，提高了开关频率，从而提高了load-transient的响应速度，并减小了电感面积，同时采用片上集成电容电感缩减了供电模块所占面积。
先进工艺下能量传输所面临的挑战也是在如下几个方面进行的trade-off : efficiency size transient response。这篇文章所采用的flyingcapacitor multiple converters结构，通过以下特点使dcdc的几个主要特性参数得到了优化：
1.利用flying cap，在传统buck的基础上加入两个flying开关电容，构成了混合型开拓扑(hybird topology)，并采用三相pwm控制，减少功率传输路径上单个mos fet的压降，从而使用低压器件完成高压传输，低压器件也节约了power mos的面积，减小了rdson，减小了功率管栅端的寄生电容，提高了效率；
2.两个flying电容，三相pwm控制，sw端就有0, 1/3, 2/3, 1这四种电平的可能性，即三相四电平变换器；
3.4电平传输进一步降低了每个功率管的耐压需求，电路中将每个管子上分担的输入电压除以三，分担了每个管子上的压降；
4.6个开关管需要三个相位差为120°的，相同驱动能力的驱动信号，等效开关频率提高至之前的3倍，因此可以有效地减小所需要的电感；
三组pwm驱动和两个flying电容的结构选择，使得功率级开关管有多种驱动控制的组合来获得更宽的输出电压范围。上面左图为占空比d<1/3的条件下，6个phase阶段开关管m1~m6的导通状态，由上图可得，电感左侧sw端的电压为0~1/3vin的方波，sw开关频率为控制开关频率的3倍。右图为1/3
仔细分析开关导通过程中开关管分担的压降，因为电容上电压不能突变，所以要实现上图的效果，需要保证电容cx1上的电压为2/3vin，cx2上电压为1/3vin，不知你们有没有疑惑，刚开始看的时候我其实很纳闷这个值是怎么来的，带着这个疑惑往下看，就会恍然大悟，这里会涉及多相位开关架构的一个关键技术—flying电容的预充电。当由下图可得在该方案中，开关switch之前，通过在vbus上电过程中对其检测，系统对电容cx1和cx2进行了预充电，并且cx1上电压为2/3vin, cx2上电压为1/3vin。当vin<1/3*5v时，同时对两个flying电容充电，当1/3*5vvout的时候，sc管常关，sd管常开，把这个拓扑当纯粹的buck来用，当vin<vout，即buck工作模式下，当vout逐渐升高，占空比逐渐增大至80%时，vin≥vout，开关管sc和sd不再常开或者常关，其也会导通从而切换至boost/buck模式，即前半周期为boost模式，后半周期为buck模式。同理，在vin<0.2时，芯片工作在boost模式下，当占空比d逐渐减小，使vin≤vout时，sa和sb不再常开或者常闭，而是在一个周期内轮流导通一次，即前半周期为buck，后半周期为boost模式，达到buck/boost的效果。
不知道大家有没有这样的疑问？在占空比比较接近时芯片还是工作在buck-boost模式，那么是不是在这种条件下，共模噪声的问题就不会有很大改善？这个问题我是这么理解的，如果全程在buck-boost模式下，四个开关管sa/sc，sb/sd轮流导通，那么电感两端在整个周期内的都有vin/vout的电压差，会产生较大的dv/dt干扰，如果采用这篇文章所提的控制模式，那么芯片控制方式在buck和boost之间切换，其emi特性与单独的buck芯片或boost芯片接近，产生的emi干扰会远远小于buck-boost的工作模式。
小结 本次会议dc-dcconverters部分收录了8篇文章，总体的发展趋势是向着高效率，高能量密度的方向，各路大神对于新的拓扑架构进行了的多样化探索。特别可以看出，对于大功率的应用，混合型(hybrid)拓扑在效率方面更具有优势，而对于中小型功率(io=10ma~100ma)的需求，sc converter因为其高能量密度(pd)的特点，得到了学术界的火热探索。个人认为，之后dc-dc converter领域内，不会再像之前那样，被电压模/电流模拓扑一统天下，而是会根据应用的不同，在架构方面出现百花争艳的局面，之前的dc-dc 在trade-off设计时可能做到没有短板就行了，而之后的设计，更多的是在此基础上对个别进行极限的挑战。比如低噪声、低emi、高效率、高能量密度、快速瞬态响应、高psrr等待，每一个性能可能都需要从架构上做优化。这里面的挑战和乐趣可能会颠覆很多人对于dc-dc converter门槛低、架构固化、新的挑战少的观点。所以，不管在企业做产品还是在高校做学术研究，还是有很多东西可以做的。
因为最近太懒工作太忙，将这8篇囫囵吞枣地过了一遍之后，挑了自己觉得比较精彩的三篇做个简单分享，其中可能有很多不妥或者考虑不够深入之处，欢迎各位同仁拍砖过来一起探讨。
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intel的文章 这篇文章的主要特色是在22nm工艺下实现了高效率低压大电流的输出（峰值效率达到了93.8%），通过多级多相位的架构选择，提高了开关频率，从而提高了load-transient的响应速度，并减小了电感面积，同时采用片上集成电容电感缩减了供电模块所占面积。
先进工艺下能量传输所面临的挑战也是在如下几个方面进行的trade-off : efficiency size transient response。这篇文章所采用的flyingcapacitor multiple converters结构，通过以下特点使dcdc的几个主要特性参数得到了优化：
1.利用flying cap，在传统buck的基础上加入两个flying开关电容，构成了混合型开拓扑(hybird topology)，并采用三相pwm控制，减少功率传输路径上单个mos fet的压降，从而使用低压器件完成高压传输，低压器件也节约了power mos的面积，减小了rdson，减小了功率管栅端的寄生电容，提高了效率；
2.两个flying电容，三相pwm控制，sw端就有0, 1/3, 2/3, 1这四种电平的可能性，即三相四电平变换器；
3.4电平传输进一步降低了每个功率管的耐压需求，电路中将每个管子上分担的输入电压除以三，分担了每个管子上的压降；
4.6个开关管需要三个相位差为120°的，相同驱动能力的驱动信号，等效开关频率提高至之前的3倍，因此可以有效地减小所需要的电感；
三组pwm驱动和两个flying电容的结构选择，使得功率级开关管有多种驱动控制的组合来获得更宽的输出电压范围。上面左图为占空比d<1/3的条件下，6个phase阶段开关管m1~m6的导通状态，由上图可得，电感左侧sw端的电压为0~1/3vin的方波，sw开关频率为控制开关频率的3倍。右图为1/3
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小结 本次会议dc-dcconverters部分收录了8篇文章，总体的发展趋势是向着高效率，高能量密度的方向，各路大神对于新的拓扑架构进行了的多样化探索。特别可以看出，对于大功率的应用，混合型(hybrid)拓扑在效率方面更具有优势，而对于中小型功率(io=10ma~100ma)的需求，sc converter因为其高能量密度(pd)的特点，得到了学术界的火热探索。个人认为，之后dc-dc converter领域内，不会再像之前那样，被电压模/电流模拓扑一统天下，而是会根据应用的不同，在架构方面出现百花争艳的局面，之前的dc-dc 在trade-off设计时可能做到没有短板就行了，而之后的设计，更多的是在此基础上对个别进行极限的挑战。比如低噪声、低emi、高效率、高能量密度、快速瞬态响应、高psrr等待，每一个性能可能都需要从架构上做优化。这里面的挑战和乐趣可能会颠覆很多人对于dc-dc converter门槛低、架构固化、新的挑战少的观点。所以，不管在企业做产品还是在高校做学术研究，还是有很多东西可以做的。
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