SoC入门：APBmaster设计主站设计原理与实践
大家不要以为apb的master和slave很简单，不需要了解。这是大错特错，为什么呢？
不过设计什么模块，你都要让它挂在标准总线上，比如你设计dma，你就同时需要了解amba的master和slave设计。又比如你是设计算法计算模块，你的数据肯定要放到sram，你当然也要了解amba的master设计，将数据传输到crossbar上，进而放到指定memory。又比如soc设计，肯定需要各种bridge，假设一个ahb2apb，你就同时需要了解ahb slave和apb master。
以apb为例，还是因为apb简单，但是我们可以从它学到设计的方法和思路。
既然是设计就需要spec和状态机。
设计spec如下
1、模块规划
模块diagram
2、接口描述
接口描述
3、时序描述
读时序
读时序
写时序
写时序
4、fsm
就是之前讲的apb协议状态机。如下图
apb fsm
模块规划有了，接口有了，时序有了，状态机有了，就可以开始设计coding了，代码如下：
module apb#( parameter rd_flag = 8'b0 , parameter wr_flag = 8'b1 , parameter cmd_rw_width = 8 , parameter cmd_addr_width = 16 , parameter cmd_data_width = 32 , parameter cmd_width = cmd_rw_width + cmd_addr_width + cmd_data_width)(//-- clkrst signal input pclk_i , input prst_n_i ,//-- cmd_in input [cmd_width-1:0] cmd_i , input cmd_vld_i , output reg [cmd_data_width-1:0] cmd_rd_data_o,//-- apb interface output reg [cmd_addr_width-1:0] paddr_o , output reg pwrite_o , output reg psel_o , output reg penable_o , output reg [cmd_data_width-1:0] pwdata_o , input [cmd_data_width-1:0] prdata_i , input pready_i , input pslverr_i);//-- fsm stateparameter idle = 3'b001;parameter setup = 3'b010;parameter access = 3'b100;//-- current state and next statereg [2:0] cur_state;reg [2:0] nxt_state;//-- data bufreg start_flag ;reg [cmd_width-1:0] cmd_in_buf ;reg [cmd_data_width-1:0] cmd_rd_data_buf;/*----------------------------------------------- -- update cmd_in_buf -------------------------------------------------*/always @ (posedge pclk_i or negedge prst_n_i) begin if (!prst_n_i) begin cmd_in_buf <= {(cmd_width){1'b0}}; end else if (cmd_vld_i && pready_i) begin cmd_in_buf <= cmd_i; endend/*----------------------------------------------- -- start flag of transfer -------------------------------------------------*/always @ (posedge pclk_i or negedge prst_n_i) begin if (!prst_n_i) begin start_flag <= 1'b0; end else if (cmd_vld_i && pready_i) begin start_flag <= 1'b1; end else begin start_flag <= 1'b0; endend/*----------------------------------------------- -- update current state -------------------------------------------------*/always @ (posedge pclk_i or negedge prst_n_i) begin if (!prst_n_i) begin cur_state <= idle; end else begin cur_state <= nxt_state; endend/*----------------------------------------------- -- update next state -------------------------------------------------*/always @ (*) begin case(cur_state) idle :if(start_flag)begin nxt_state = setup; end else begin nxt_state = idle; end setup :nxt_state = access; access:if (!pready_i)begin nxt_state = access; end else if(start_flag)begin nxt_state = setup; end else if(!cmd_vld_i && pready_i)begin nxt_state = idle; end endcaseend/*----------------------------------------------- -- update signal of output -------------------------------------------------*/always @ (posedge pclk_i or negedge prst_n_i) begin if (!prst_n_i) begin pwrite_o <= 1'b0; psel_o <= 1'b0; penable_o <= 1'b0; paddr_o <= {(cmd_addr_width){1'b0}}; pwdata_o <= {(cmd_data_width){1'b0}}; end else if (nxt_state == idle) begin psel_o <= 1'b0; penable_o <= 1'b0; end else if(nxt_state == setup)begin psel_o <= 1'b1; penable_o <= 1'b0; paddr_o <= cmd_in_buf[cmd_width-cmd_rw_width-1:cmd_data_width]; //-- read if(cmd_in_buf[cmd_width-1:cmd_width-8] == rd_flag)begin pwrite_o <= 1'b0; end //-- write else begin pwrite_o <= 1'b1; pwdata_o <= cmd_in_buf[cmd_data_width-1:0]; end end else if(nxt_state == access)begin penable_o <= 1'b1; endend/*----------------------------------------------- -- update cmd_rd_data_buf -------------------------------------------------*/always @ (posedge pclk_i or negedge prst_n_i) begin if (!prst_n_i) begin cmd_rd_data_buf <= {(cmd_data_width){1'b0}}; end else if (pready_i && psel_o && penable_o) begin cmd_rd_data_buf <= prdata_i; endend/*----------------------------------------------- -- update cmd_rd_data_o -------------------------------------------------*/always @ (posedge pclk_i or negedge prst_n_i) begin if (!prst_n_i) begin cmd_rd_data_o <= {(cmd_data_width){1'b0}}; end else begin cmd_rd_data_o <= cmd_rd_data_buf; endendendmodule
模块设计的比较简单，只是实现apb的基本功能。下面讲一下设计重点：
·一定要做好功课在开始coding。
·flow control，apb的上级模块，需要给到流控信号，告知apb master什么时候开始传输，什么时候结束。
·fsm，必须完全遵循amba的datasheet。
·时序对齐，和fsm一样，接口时序要和apb协议对齐。
·重点中的重点，pready的反压一定要逐级反压，不能直接送到apb master的上次模块，这样会丢数据。
testbench如下
`timescale 1ns/1nsmodule tb_apb; reg pclk_i ; reg prst_n_i ; reg [55:0] cmd_i ; reg cmd_vld_i ; wire [31:0] cmd_rd_data_o; wire [15:0] paddr_o ; wire pwrite_o ; wire psel_o ; wire penable_o ; wire [31:0] pwdata_o ; reg [31:0] prdata_i ; reg pready_i ; reg pslverr_i ;initial begin // rst; pclk_i = 0; prst_n_i = 1; pslverr_i = 0; cmd_i = 56'b0; cmd_vld_i = 0; prdata_i = 32'b0; pready_i = 1; #20 prst_n_i = 0; #20 prst_n_i = 1; // cmd_in_wr(cmd_i,56'h01_ff_ee_dd_cc_bb_aa); cmd_i = 56'h01_ff_ee_dd_cc_bb_aa; cmd_vld_i = 1 ; #20 cmd_vld_i = 0; #31 pready_i = 0; #80 pready_i = 1; #90; //cmd_in_rd(cmd_i,56'h00_aa_bb_cc_dd_ee_ff,prdata_i,32'h12_34_56_78); cmd_i = 56'h00_aa_bb_cc_dd_ee_ff; cmd_vld_i = 1; #20 cmd_vld_i = 0; #30 pready_i = 0; #60 pready_i = 1; prdata_i = 32'h12_34_56_78; cmd_i = 56'h00_aa_bb_cc_dd_ee_ff; cmd_vld_i = 1; #20 cmd_vld_i = 0; #30 pready_i = 0; #50 pready_i = 1; prdata_i = 32'h11_22_33_44;endalways #10 pclk_i = ~pclk_i;//-- rsttask rst; begin pclk_i = 1; prst_n_i = 1; pslverr_i = 0; cmd_i = 56'b0; cmd_vld_i = 0; prdata_i = 32'b0; pready_i = 1; #20 prst_n_i = 0; #10 prst_n_i = 1; //cmd_i = 56'h01_ff_ee_dd_cc_bb_ab; endendtask//-- writetask cmd_in_wr; output [55:0] cmd; input [55:0] data; begin cmd = data; cmd_vld_i = 1 ; #20 cmd_vld_i = 0; #20 pready_i = 0; #40 pready_i = 1; endendtask//-- readtask cmd_in_rd; output [55:0] cmd; input [55:0] data ; output [31:0] prdata; input [31:0] rd_data; begin cmd = data; cmd_vld_i = 1; #20 cmd_vld_i = 0; #20 pready_i = 0; #40 pready_i = 1; prdata = rd_data; endendtaskinitial begin #1000 $finish;endapb tb_apb( .pclk_i (pclk_i ), .prst_n_i (prst_n_i ), .cmd_i (cmd_i ), .cmd_vld_i (cmd_vld_i ), .cmd_rd_data_o(cmd_rd_data_o), .paddr_o (paddr_o ), .pwrite_o (pwrite_o ), .psel_o (psel_o ), .penable_o (penable_o ), .pwdata_o (pwdata_o ), .prdata_i (prdata_i ), .pready_i (pready_i ), .pslverr_i (pslverr_i ) );initial begin $fsdbdumpfile(apb.fsdb); $fsdbdumpvars ; $fsdbdumpmda ;endendmodule
makefile如下：
lab_dir = /home/*/apbdfiles = $(lab_dir)/*.v all:clean elab rungelab: vcs -full64 -ldflags -wl,-no-as-needed -debug_acc+all -timescale=1ns/1ns -fsdb -sverilog -l comp.log ${dfiles}run: ./simv -l run.logrung: ./simv -gui -l run.logverdi: verdi ${dfiles} -ssf ./*.fsdb &clean: rm -rf an.db rm -rf dvefiles rm -rf csrc rm -rf simv.* rm -rf *simv rm -rf inter.vpd rm -rf ucli.key rm -rf *.log rm -rf verdilog rm -rf novas* rm -rf *.fsdb
下面是仿真结果
好了，今天讲的主要就这么多，这个是基础，但也是干货，对以后设计ahb,axi乃至noc都非常有帮助。
了解千兆光模块和万兆光模块的标准规范
土壤重金属检测仪的详细介绍
诺基亚3310“现代版”经典归来！MWC大会上发布
基于AC-DCLED电源转换驱动器方案设计
基于dc—dc变换器的电源拓扑结构的研究
SoC入门：APBmaster设计主站设计原理与实践
5月份全国用电量预计同比增长10%左右
华为WATCH22018版体验 非常适合办公室白领和健身爱好者
不使用保险丝的过压保护电路设计
secure boot相关的基本概念和框架
并联调谐DC/DC谐振变换器电路图
学技术 | 立锜Tuning tool使用技巧与常见问题解决方法
惠普曲面一体机Envy 34：性能足够强劲还能给手机无线充电
投资百亿的时代芯存相变存储器工厂竣工运营
IBM成功研发最新模拟芯片TrueNorth
分析、迁移和管理Office365用户
中芯国际7nm工艺年底问世 国产半导体核心技术将突破
利用基金会现场总线技术对唐钢煤气焦化厂控制系统进行改造设计
海外企业缘何淡出中国安防行业视野
先进制程竞玩家数量的一次大衰退
不过设计什么模块，你都要让它挂在标准总线上，比如你设计dma，你就同时需要了解amba的master和slave设计。又比如你是设计算法计算模块，你的数据肯定要放到sram，你当然也要了解amba的master设计，将数据传输到crossbar上，进而放到指定memory。又比如soc设计，肯定需要各种bridge，假设一个ahb2apb，你就同时需要了解ahb slave和apb master。
以apb为例，还是因为apb简单，但是我们可以从它学到设计的方法和思路。
既然是设计就需要spec和状态机。
设计spec如下
1、模块规划
模块diagram
2、接口描述
接口描述
3、时序描述
读时序
读时序
写时序
写时序
4、fsm
就是之前讲的apb协议状态机。如下图
apb fsm
模块规划有了，接口有了，时序有了，状态机有了，就可以开始设计coding了，代码如下：
module apb#( parameter rd_flag = 8'b0 , parameter wr_flag = 8'b1 , parameter cmd_rw_width = 8 , parameter cmd_addr_width = 16 , parameter cmd_data_width = 32 , parameter cmd_width = cmd_rw_width + cmd_addr_width + cmd_data_width)(//-- clkrst signal input pclk_i , input prst_n_i ,//-- cmd_in input [cmd_width-1:0] cmd_i , input cmd_vld_i , output reg [cmd_data_width-1:0] cmd_rd_data_o,//-- apb interface output reg [cmd_addr_width-1:0] paddr_o , output reg pwrite_o , output reg psel_o , output reg penable_o , output reg [cmd_data_width-1:0] pwdata_o , input [cmd_data_width-1:0] prdata_i , input pready_i , input pslverr_i);//-- fsm stateparameter idle = 3'b001;parameter setup = 3'b010;parameter access = 3'b100;//-- current state and next statereg [2:0] cur_state;reg [2:0] nxt_state;//-- data bufreg start_flag ;reg [cmd_width-1:0] cmd_in_buf ;reg [cmd_data_width-1:0] cmd_rd_data_buf;/*----------------------------------------------- -- update cmd_in_buf -------------------------------------------------*/always @ (posedge pclk_i or negedge prst_n_i) begin if (!prst_n_i) begin cmd_in_buf <= {(cmd_width){1'b0}}; end else if (cmd_vld_i && pready_i) begin cmd_in_buf <= cmd_i; endend/*----------------------------------------------- -- start flag of transfer -------------------------------------------------*/always @ (posedge pclk_i or negedge prst_n_i) begin if (!prst_n_i) begin start_flag <= 1'b0; end else if (cmd_vld_i && pready_i) begin start_flag <= 1'b1; end else begin start_flag <= 1'b0; endend/*----------------------------------------------- -- update current state -------------------------------------------------*/always @ (posedge pclk_i or negedge prst_n_i) begin if (!prst_n_i) begin cur_state <= idle; end else begin cur_state <= nxt_state; endend/*----------------------------------------------- -- update next state -------------------------------------------------*/always @ (*) begin case(cur_state) idle :if(start_flag)begin nxt_state = setup; end else begin nxt_state = idle; end setup :nxt_state = access; access:if (!pready_i)begin nxt_state = access; end else if(start_flag)begin nxt_state = setup; end else if(!cmd_vld_i && pready_i)begin nxt_state = idle; end endcaseend/*----------------------------------------------- -- update signal of output -------------------------------------------------*/always @ (posedge pclk_i or negedge prst_n_i) begin if (!prst_n_i) begin pwrite_o <= 1'b0; psel_o <= 1'b0; penable_o <= 1'b0; paddr_o <= {(cmd_addr_width){1'b0}}; pwdata_o <= {(cmd_data_width){1'b0}}; end else if (nxt_state == idle) begin psel_o <= 1'b0; penable_o <= 1'b0; end else if(nxt_state == setup)begin psel_o <= 1'b1; penable_o <= 1'b0; paddr_o <= cmd_in_buf[cmd_width-cmd_rw_width-1:cmd_data_width]; //-- read if(cmd_in_buf[cmd_width-1:cmd_width-8] == rd_flag)begin pwrite_o <= 1'b0; end //-- write else begin pwrite_o <= 1'b1; pwdata_o <= cmd_in_buf[cmd_data_width-1:0]; end end else if(nxt_state == access)begin penable_o <= 1'b1; endend/*----------------------------------------------- -- update cmd_rd_data_buf -------------------------------------------------*/always @ (posedge pclk_i or negedge prst_n_i) begin if (!prst_n_i) begin cmd_rd_data_buf <= {(cmd_data_width){1'b0}}; end else if (pready_i && psel_o && penable_o) begin cmd_rd_data_buf <= prdata_i; endend/*----------------------------------------------- -- update cmd_rd_data_o -------------------------------------------------*/always @ (posedge pclk_i or negedge prst_n_i) begin if (!prst_n_i) begin cmd_rd_data_o <= {(cmd_data_width){1'b0}}; end else begin cmd_rd_data_o <= cmd_rd_data_buf; endendendmodule
模块设计的比较简单，只是实现apb的基本功能。下面讲一下设计重点：
·一定要做好功课在开始coding。
·flow control，apb的上级模块，需要给到流控信号，告知apb master什么时候开始传输，什么时候结束。
·fsm，必须完全遵循amba的datasheet。
·时序对齐，和fsm一样，接口时序要和apb协议对齐。
·重点中的重点，pready的反压一定要逐级反压，不能直接送到apb master的上次模块，这样会丢数据。
testbench如下
`timescale 1ns/1nsmodule tb_apb; reg pclk_i ; reg prst_n_i ; reg [55:0] cmd_i ; reg cmd_vld_i ; wire [31:0] cmd_rd_data_o; wire [15:0] paddr_o ; wire pwrite_o ; wire psel_o ; wire penable_o ; wire [31:0] pwdata_o ; reg [31:0] prdata_i ; reg pready_i ; reg pslverr_i ;initial begin // rst; pclk_i = 0; prst_n_i = 1; pslverr_i = 0; cmd_i = 56'b0; cmd_vld_i = 0; prdata_i = 32'b0; pready_i = 1; #20 prst_n_i = 0; #20 prst_n_i = 1; // cmd_in_wr(cmd_i,56'h01_ff_ee_dd_cc_bb_aa); cmd_i = 56'h01_ff_ee_dd_cc_bb_aa; cmd_vld_i = 1 ; #20 cmd_vld_i = 0; #31 pready_i = 0; #80 pready_i = 1; #90; //cmd_in_rd(cmd_i,56'h00_aa_bb_cc_dd_ee_ff,prdata_i,32'h12_34_56_78); cmd_i = 56'h00_aa_bb_cc_dd_ee_ff; cmd_vld_i = 1; #20 cmd_vld_i = 0; #30 pready_i = 0; #60 pready_i = 1; prdata_i = 32'h12_34_56_78; cmd_i = 56'h00_aa_bb_cc_dd_ee_ff; cmd_vld_i = 1; #20 cmd_vld_i = 0; #30 pready_i = 0; #50 pready_i = 1; prdata_i = 32'h11_22_33_44;endalways #10 pclk_i = ~pclk_i;//-- rsttask rst; begin pclk_i = 1; prst_n_i = 1; pslverr_i = 0; cmd_i = 56'b0; cmd_vld_i = 0; prdata_i = 32'b0; pready_i = 1; #20 prst_n_i = 0; #10 prst_n_i = 1; //cmd_i = 56'h01_ff_ee_dd_cc_bb_ab; endendtask//-- writetask cmd_in_wr; output [55:0] cmd; input [55:0] data; begin cmd = data; cmd_vld_i = 1 ; #20 cmd_vld_i = 0; #20 pready_i = 0; #40 pready_i = 1; endendtask//-- readtask cmd_in_rd; output [55:0] cmd; input [55:0] data ; output [31:0] prdata; input [31:0] rd_data; begin cmd = data; cmd_vld_i = 1; #20 cmd_vld_i = 0; #20 pready_i = 0; #40 pready_i = 1; prdata = rd_data; endendtaskinitial begin #1000 $finish;endapb tb_apb( .pclk_i (pclk_i ), .prst_n_i (prst_n_i ), .cmd_i (cmd_i ), .cmd_vld_i (cmd_vld_i ), .cmd_rd_data_o(cmd_rd_data_o), .paddr_o (paddr_o ), .pwrite_o (pwrite_o ), .psel_o (psel_o ), .penable_o (penable_o ), .pwdata_o (pwdata_o ), .prdata_i (prdata_i ), .pready_i (pready_i ), .pslverr_i (pslverr_i ) );initial begin $fsdbdumpfile(apb.fsdb); $fsdbdumpvars ; $fsdbdumpmda ;endendmodule
makefile如下：
lab_dir = /home/*/apbdfiles = $(lab_dir)/*.v all:clean elab rungelab: vcs -full64 -ldflags -wl,-no-as-needed -debug_acc+all -timescale=1ns/1ns -fsdb -sverilog -l comp.log ${dfiles}run: ./simv -l run.logrung: ./simv -gui -l run.logverdi: verdi ${dfiles} -ssf ./*.fsdb &clean: rm -rf an.db rm -rf dvefiles rm -rf csrc rm -rf simv.* rm -rf *simv rm -rf inter.vpd rm -rf ucli.key rm -rf *.log rm -rf verdilog rm -rf novas* rm -rf *.fsdb
下面是仿真结果
好了，今天讲的主要就这么多，这个是基础，但也是干货，对以后设计ahb,axi乃至noc都非常有帮助。
了解千兆光模块和万兆光模块的标准规范
土壤重金属检测仪的详细介绍
诺基亚3310“现代版”经典归来！MWC大会上发布
基于AC-DCLED电源转换驱动器方案设计
基于dc—dc变换器的电源拓扑结构的研究
SoC入门：APBmaster设计主站设计原理与实践
5月份全国用电量预计同比增长10%左右
华为WATCH22018版体验 非常适合办公室白领和健身爱好者
不使用保险丝的过压保护电路设计
secure boot相关的基本概念和框架
并联调谐DC/DC谐振变换器电路图
学技术 | 立锜Tuning tool使用技巧与常见问题解决方法
惠普曲面一体机Envy 34：性能足够强劲还能给手机无线充电
投资百亿的时代芯存相变存储器工厂竣工运营
IBM成功研发最新模拟芯片TrueNorth
分析、迁移和管理Office365用户
中芯国际7nm工艺年底问世 国产半导体核心技术将突破
利用基金会现场总线技术对唐钢煤气焦化厂控制系统进行改造设计
海外企业缘何淡出中国安防行业视野
先进制程竞玩家数量的一次大衰退