PCIe中三种基本的I/O架构
导言：这篇为pcie要提及的时钟类型作个小铺垫，可以大致作一个了解，想深入了解可以参考更加细致的文献。
三种基本的i/o架构
1• 通用时钟（common clock）
2• 前向时钟（forward clock）
3• 嵌入时钟（embedded clock）
•这些i/o架构用于需要不同级别i/o带宽的各种应用
•处理器可能具有这些i/o类型中的一种或全部
•通常，相同的电路可用于仿真不同的i/o方案以重复使用设计
通用时钟的i/o架构
•在原始计算机系统中常见
•同步系统（synchronous system）
•通用总线时钟控制芯片到芯片的传输
•需要等长的走线路径，以最大程度地减少时钟偏斜
•数据速率通常限制在0〜100mb（数据可能比较老）
通用时钟i/o循环时间
通用时钟i/o限制
•难以控制时钟偏斜和传播延迟
•需要严格控制绝对延迟以满足给定的周期时间
•对芯片上电路和电路板布线路径中的延迟变化很敏感
•由于片上延迟和片外延迟之间的相关性低，难以补偿延迟变化
•虽然通常用于片上通信，但应用的速度受限
前向时钟i/o架构
•通常作为高速传输中，tx芯片到rx芯片的前向参考时钟
•同步系统（mesochronous system）
•用于处理器内存接口和多处理器通信
•英特尔qpi
•hypertransport（ht总线）
•需要一个额外的时钟通道
•“相干”时钟可实现从低频到高频的抖动跟踪
•需要好的时钟接收放大器，因为前向时钟会被通道衰减
前向时钟i/o限制
•时钟偏斜会限制前向时钟i/o性能
•驱动能力和负荷失配
•互连长度不匹配
•低通通道导致抖动放大
•前向时钟的占空比变化
前向时钟i/o偏斜校正
•每通道偏移校正可显着提高数据速率
•采样时钟调整为输入数据眼的中心时钟
•实施
•延迟锁定环路和相位内插器
•注入锁定振荡器
•相位采集可以是
•基于ber的附加输入相位采样器
•基于相位检测器，并带有额外的输入相位采样器，定期打开电源
前向时钟i/o电路
•tx pll
•tx时钟分配
•复制tx时钟驱动器
•通道
•前向时钟放大器
•rx时钟分配
•去偏斜电路
•dll/pi
•注入锁定振荡器
嵌入式时钟i/o架构
•可用于同步或准同步系统（mesochronousor plesiochronous systems）
•从输入数据流中提取时钟频率和最佳相位
•持续运行的相位检测
•cdr实施（应用）（cdr:clock and data recovery）
•基于每个通道的pll
•双环带全局pll或
•本地dll/pi
•本地相位旋转器pll
嵌入式时钟i/o限制
•抖动跟踪受cdr带宽限制（clock and data recovery）
•技术扩展允许具有更高带宽的cdr，从而可以实现更高的频率抖动跟踪
•一般而言，实现前向时钟需要更多的硬件（注：原文是，generally more hardwarethan forward clockimplementations，我联系上下文自己翻译的，这里贴出来作为参考）
•额外的输入相位采样器
嵌入式时钟i/o电路
•tx pll
•tx时钟分配
•crd
•基于每个通道的pll
•双环带全局pll和
•本地dll / pi
•本地相位旋转器pll
•全局pll需要将rx时钟分配给各个通道
原文标题：•i/o时钟架构
文章出处：【微信公众号：fpga之家】欢迎添加关注！文章转载请注明出处。
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•需要等长的走线路径，以最大程度地减少时钟偏斜
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•需要严格控制绝对延迟以满足给定的周期时间
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•虽然通常用于片上通信，但应用的速度受限
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•通道
•前向时钟放大器
•rx时钟分配
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•双环带全局pll或
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•tx时钟分配
•crd
•基于每个通道的pll
•双环带全局pll和
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•全局pll需要将rx时钟分配给各个通道
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