为什么流水线ADC是超高速转换应用的绝佳选择
编者按：
模数转换器 （adc） 将模拟世界连接到数字世界，因此是任何要与现实世界连接的电子系统的基本组件。它们也是决定系统性能的关键因素。本系列文章探讨adc的基础知识及其类型、应用。
本文将讨论流水线adc的特性、特征和用法。
adc服务的一些应用包括超高速多载波蜂窝基础设施基站、电信、数字预校正观测和回程接收器等——所有这些应用逐渐都要求adc在每秒千兆次采样区间内进行采样。该模拟基础知识系列的第1部分和第2部分分别讨论了逐次逼近寄存器 （sar） 和三角积分 （δʃ） adc，以及如何在相应应用中使用这些adc。不过，这两种技术都无法应对生成每秒千兆次采样 （gsps） 结果的挑战。
例如，sar adc使用“快照”算法，由于采用串行方法，因此速度限制为不超过每秒10兆次采样 （msps）。当使用高分辨率δʃ adc的过采样算法时，将需要额外的时间来采集多个样本并求平均，从而生成最高5兆赫兹 （mhz） 的24位输出数据速率。gsps速率远远超出了sar adc和δʃ adc的采样频率范围。
流水线adc就是应对这一超高速adc挑战的解决方案，能够在处理多个采样的同时，仍以gsps的速度将数据发送至其输出端。
本文先简要比较δʃ、sar和流水线adc，接着讨论与实现高速转换器输出相关的问题，以及为什么流水线adc是这类高速应用的理想替代品。然后介绍texas instruments的两款流水线adc，其中一款强调精度，另一款则强调高速度，最后介绍如何开始使用这些 adc。
什么是流水线adc？
流水线adc由多个连续的级组成。第一级采用差分结构，先评估最高有效位 （msb） 的值，然后调节信号，并将其传递到下一级进行msb-1转换。每个级都与其他级并行执行操作（图1）。
图1：流水线拓扑具有多个级，分别执行多位转换器的一个位的转换，然后调节信号，并将信号传递到下一级。（图片来源：texasinstruments）
在图1中，各级的功能相似，仅解析一位或两位。每个级都有采样保持、低分辨率闪速adc和信号调节功能。第一级接收样本，并立即产生msb决策。msb数字值进入第一个锁存器（锁存器1）。如果msb决策为1，则该级将从样本中减去msb值的电荷。然后，流水线转换器对剩余电荷应用2倍的增益倍数。当一个级完成其操作时，便将模拟差异传递到后续级。若设计采用2倍增益倍数，其优点在于，第1级至第n级基本上都是相同的电路。 级数通常与adc位数相匹配。最终转换输出会在输出锁存器中将每个级的数字结果组合起来。该转换过程会造成若干时钟周期的数据延时。
δσ、sar和流水线adc采样比较
δσ转换器使用过采样算法实现有限脉冲响应 （fir） 或无限脉冲响应（iir） 数字滤波器。在采集多个样本的过程中，这些滤波器会产生信号输出延时或延迟，但好处是，能实现极高的分辨率。因此，采集时间比sar或流水线转换器要长，后两者在每次转换时仅对信号进行一次采样。
sar adc使用定义的时间采集点渲染了一个输入信号快照。在使用电荷再分配技术时，sar快速完成零延时转换。流水线转换器使用欠采样技术，通过运用电荷再分配技术以及延迟结果在输出端出现的方式，实现了高速转换。这种转换算法会产生数据延时。
sar、流水线和δʃ转换器之间的延时与转换速度各有不同（图3）。
图3：δʃ过采样和平均算法会给最终输出数据字的出现造成延迟。由于sar adc的输出出现在下一次采样之前，因此sar adc的延时为零。流水线转换器的数据结果延迟会造成非零延时。（图片来源：digi-keyelectronics）
在图3中，δʃ转换器对每个转换结果的多个样本求平均。δʃ的平均滤波器通常为fir或iir数字滤波器。这种多次采样求平均操作会增加总转换时间。但是可以实现高分辨率，从而形成吞吐时间/精度相关性。
sar转换器的转换时间包括输入信号采集时间和转换时间。采集时间允许输入信号在信号采集实际发生之前稳定下来。吞吐时间是内部电荷再分配与连续的串行数据输出信号（从msb值开始）的组合。
利用流水线adc，用户可以使用外部输入时钟的上升（或下降）沿启动样本采集。为此样本采集的电荷进入第二级，同时转换器捕获与另一个输入信号等效的电荷，并且第二级确定msb值。在随后的外部时钟上，第二个采集的信号进入第二级，同时第一个信号进入第三级。在此时钟周期内，将确定第一个采集信号的msb-1和第二个采集信号的msb。此过程将随每个采集的信号继续执行。当输入信号具有完整的数字输出表示时，转换器的输出级呈现输入信号的并行表示。
这种架构带来的结果是，流水线adc因为采样率范围涵盖每秒几兆次到超过1gsps而广受欢迎。分辨率范围则从采样率较快的8位到采样率较慢的16位不等。这些分辨率和采样率涵盖了广泛的应用，包括电荷耦合器件 （ccd） 成像、超声医学成像、数字接收器、基站、数字预校正和数字视频。其中一些应用非常强调精度和速度。
精密流水线adc
精密流水线adc的一个典型实例是texas instruments的adc16dx370，这是一个16位、370msps双通道流水线adc，后跟一个后端7.4千兆位/秒 （gb/s） 的jesd204b接口。输入信号为150mhz时，adc16dx370的信噪比 （snr）、无杂散动态范围 （sfdr） 和噪声频谱密度 （nsd） 分别为满量程69.6分贝 （dbfs）、88dbfs和-152.3dbfs/hz。
每个adc都有一个输入缓冲器和一个失衡校正电路，以及带有内部驱动器的必要参考电压。集成的输入缓冲器消除了内部开关采样电容器的电荷和电荷反冲噪声。该缓冲器缓解了驱动放大器、抗混叠滤波器和阻抗匹配要求（图4）。
图4：高性能370 msps adc16dx370是具有内部基准的双流水线adc。它将模拟信号转换为16位数字。（图片来源：texasinstruments）
adc16dx370利用低噪声接收器和时钟分频器从clkin输入获得采样时钟。输入时钟分频器在整个系统内分配高频时钟信号，并在adc器件上进行本地分频，以免将通用中频 （if） 信号耦合到系统的其他部分。adc的核心延时为12.5个时钟周期（图5）。
图5：时序图显示adc内核延时为12.5个时钟周期。（图片来源：digi-key electronics）
采样发生在 （clkin+） − （clkin–） 差分信号的上升沿。作为最小内核值，数字输出代码在12.5个时钟周期的数据延时后可用。clkin输入分频器因子为1、2、4或8。
adc16dx370具有差分时钟输入引脚。每个引脚到dc的内部端接都是一个50欧姆 （ω） 电阻器，可实现100ω的内部总差分端接。时钟输入引脚需要外部ac耦合。
双流水线adc印刷电路板设计对于达到完全性能至关重要。为了将所有信号充分地路由到器件内外，至少需要六层。信号路由层需要相邻的实心接地平面来控制信号返回路径，以最大限度减小回路面积，并且微带线和带状线必须仔细布线，以控制阻抗。若使用电源平面和相邻的实心接地平面，可控制电源返回路径。此外，最小化电源平面与接地平面之间的间距可增加分布式去耦并提高性能。
adc16dx370的目标应用包括高if采样接收器、多载波基站接收器，以及用于补充更高分辨率和370msps转换速度的多模式和多频带接收器。此款16位流水线adc还提供了必要的snr （69.6dbfs） 性能，例如，用于区分小信号与射频外差式接收器子系统中的背景噪声。
为了帮助设计人员评估adc16dx370，adc16dx370evm评估板与相关的high-speed data converter （hsdc） pro软件均支持该adc。evm附带了一根mini-usb电缆，用于连接pc。ti还提供了tsw16dx370evm参考设计板，可用于评估可用带宽超过100mhz的接收器if子系统解决方案。
高速流水线adc
在需要高速度和宽动态范围的应用中，设计人员可以转而使用texas instruments的双通道12位、1gsps adc ads54j20。该adc的设计可提供67.8 dbfs的高snr和-157dbfs/hz的本底噪声。该adc非常适合需要在宽瞬时带宽上实现最高动态范围的应用（图6）。
图6：ads54j20双流水线adc提供了交错校正功能，可实现-157 dbfs/hz的本底噪声和抽取数字滤波选择。（图片来源：texasinstruments）
在图6中，ads54j20的交错和抖动算法用于实现具有高sfdr的干净频谱。该器件还具有多种可编程的抽取滤波选择，适合需要在宽频率范围内实现更高snr和sfdr的系统。
带通抽取滤波器具有一个数字混频器和三个串联的fir滤波器，可产生约134个输出时钟周期的延时，外加一个等于4纳秒 （ns） 的逻辑门和输出缓冲器传播延迟（图7）。
图7：adc延时中的时序图为134个时钟周期外加逻辑门和输出缓冲器传播延迟 （tpd）。（图片来源：texasinstruments）
数字块、交错引擎和抽取滤波器（同样参见图6），结合1ghz高速采样时钟频率，共同构成了转换器的延时。 ads54j20的部分目标应用包括雷达和天线阵列、宽带无线以及电缆调制解调器端接系统 （cmts） 和docsis 3.1接收器。 评估板（在本例中为ads54j20evm）也支持ads54j20。
ads54j20evm也可以与hsdc pro软件一起使用，并附带一根用于连接pc的mini usb电缆以及一根电源电缆。
结语
虽然sar和δʃ adc各有所长，但流水线adc才是应对超高速adc挑战的解决方案。流水线adc在处理多个样本的同时，仍能以每秒数十万到每秒千兆个样本的速度将数据发送到其输出端。尽管如此，并非所有流水线adc都只强调速度，如上所述，也可实现更高的精度。
毋庸赘述，流水线adc是高速蜂窝基站、超高速多载波蜂窝基础设施基站、电信、数字预校正观测、回程接收器以及其他许多需要高速转换的应用的绝佳选择。
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adc服务的一些应用包括超高速多载波蜂窝基础设施基站、电信、数字预校正观测和回程接收器等——所有这些应用逐渐都要求adc在每秒千兆次采样区间内进行采样。该模拟基础知识系列的第1部分和第2部分分别讨论了逐次逼近寄存器 （sar） 和三角积分 （δʃ） adc，以及如何在相应应用中使用这些adc。不过，这两种技术都无法应对生成每秒千兆次采样 （gsps） 结果的挑战。
例如，sar adc使用“快照”算法，由于采用串行方法，因此速度限制为不超过每秒10兆次采样 （msps）。当使用高分辨率δʃ adc的过采样算法时，将需要额外的时间来采集多个样本并求平均，从而生成最高5兆赫兹 （mhz） 的24位输出数据速率。gsps速率远远超出了sar adc和δʃ adc的采样频率范围。
流水线adc就是应对这一超高速adc挑战的解决方案，能够在处理多个采样的同时，仍以gsps的速度将数据发送至其输出端。
本文先简要比较δʃ、sar和流水线adc，接着讨论与实现高速转换器输出相关的问题，以及为什么流水线adc是这类高速应用的理想替代品。然后介绍texas instruments的两款流水线adc，其中一款强调精度，另一款则强调高速度，最后介绍如何开始使用这些 adc。
什么是流水线adc？
流水线adc由多个连续的级组成。第一级采用差分结构，先评估最高有效位 （msb） 的值，然后调节信号，并将其传递到下一级进行msb-1转换。每个级都与其他级并行执行操作（图1）。
图1：流水线拓扑具有多个级，分别执行多位转换器的一个位的转换，然后调节信号，并将信号传递到下一级。（图片来源：texasinstruments）
在图1中，各级的功能相似，仅解析一位或两位。每个级都有采样保持、低分辨率闪速adc和信号调节功能。第一级接收样本，并立即产生msb决策。msb数字值进入第一个锁存器（锁存器1）。如果msb决策为1，则该级将从样本中减去msb值的电荷。然后，流水线转换器对剩余电荷应用2倍的增益倍数。当一个级完成其操作时，便将模拟差异传递到后续级。若设计采用2倍增益倍数，其优点在于，第1级至第n级基本上都是相同的电路。 级数通常与adc位数相匹配。最终转换输出会在输出锁存器中将每个级的数字结果组合起来。该转换过程会造成若干时钟周期的数据延时。
δσ、sar和流水线adc采样比较
δσ转换器使用过采样算法实现有限脉冲响应 （fir） 或无限脉冲响应（iir） 数字滤波器。在采集多个样本的过程中，这些滤波器会产生信号输出延时或延迟，但好处是，能实现极高的分辨率。因此，采集时间比sar或流水线转换器要长，后两者在每次转换时仅对信号进行一次采样。
sar adc使用定义的时间采集点渲染了一个输入信号快照。在使用电荷再分配技术时，sar快速完成零延时转换。流水线转换器使用欠采样技术，通过运用电荷再分配技术以及延迟结果在输出端出现的方式，实现了高速转换。这种转换算法会产生数据延时。
sar、流水线和δʃ转换器之间的延时与转换速度各有不同（图3）。
图3：δʃ过采样和平均算法会给最终输出数据字的出现造成延迟。由于sar adc的输出出现在下一次采样之前，因此sar adc的延时为零。流水线转换器的数据结果延迟会造成非零延时。（图片来源：digi-keyelectronics）
在图3中，δʃ转换器对每个转换结果的多个样本求平均。δʃ的平均滤波器通常为fir或iir数字滤波器。这种多次采样求平均操作会增加总转换时间。但是可以实现高分辨率，从而形成吞吐时间/精度相关性。
sar转换器的转换时间包括输入信号采集时间和转换时间。采集时间允许输入信号在信号采集实际发生之前稳定下来。吞吐时间是内部电荷再分配与连续的串行数据输出信号（从msb值开始）的组合。
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每个adc都有一个输入缓冲器和一个失衡校正电路，以及带有内部驱动器的必要参考电压。集成的输入缓冲器消除了内部开关采样电容器的电荷和电荷反冲噪声。该缓冲器缓解了驱动放大器、抗混叠滤波器和阻抗匹配要求（图4）。
图4：高性能370 msps adc16dx370是具有内部基准的双流水线adc。它将模拟信号转换为16位数字。（图片来源：texasinstruments）
adc16dx370利用低噪声接收器和时钟分频器从clkin输入获得采样时钟。输入时钟分频器在整个系统内分配高频时钟信号，并在adc器件上进行本地分频，以免将通用中频 （if） 信号耦合到系统的其他部分。adc的核心延时为12.5个时钟周期（图5）。
图5：时序图显示adc内核延时为12.5个时钟周期。（图片来源：digi-key electronics）
采样发生在 （clkin+） − （clkin–） 差分信号的上升沿。作为最小内核值，数字输出代码在12.5个时钟周期的数据延时后可用。clkin输入分频器因子为1、2、4或8。
adc16dx370具有差分时钟输入引脚。每个引脚到dc的内部端接都是一个50欧姆 （ω） 电阻器，可实现100ω的内部总差分端接。时钟输入引脚需要外部ac耦合。
双流水线adc印刷电路板设计对于达到完全性能至关重要。为了将所有信号充分地路由到器件内外，至少需要六层。信号路由层需要相邻的实心接地平面来控制信号返回路径，以最大限度减小回路面积，并且微带线和带状线必须仔细布线，以控制阻抗。若使用电源平面和相邻的实心接地平面，可控制电源返回路径。此外，最小化电源平面与接地平面之间的间距可增加分布式去耦并提高性能。
adc16dx370的目标应用包括高if采样接收器、多载波基站接收器，以及用于补充更高分辨率和370msps转换速度的多模式和多频带接收器。此款16位流水线adc还提供了必要的snr （69.6dbfs） 性能，例如，用于区分小信号与射频外差式接收器子系统中的背景噪声。
为了帮助设计人员评估adc16dx370，adc16dx370evm评估板与相关的high-speed data converter （hsdc） pro软件均支持该adc。evm附带了一根mini-usb电缆，用于连接pc。ti还提供了tsw16dx370evm参考设计板，可用于评估可用带宽超过100mhz的接收器if子系统解决方案。
高速流水线adc
在需要高速度和宽动态范围的应用中，设计人员可以转而使用texas instruments的双通道12位、1gsps adc ads54j20。该adc的设计可提供67.8 dbfs的高snr和-157dbfs/hz的本底噪声。该adc非常适合需要在宽瞬时带宽上实现最高动态范围的应用（图6）。
图6：ads54j20双流水线adc提供了交错校正功能，可实现-157 dbfs/hz的本底噪声和抽取数字滤波选择。（图片来源：texasinstruments）
在图6中，ads54j20的交错和抖动算法用于实现具有高sfdr的干净频谱。该器件还具有多种可编程的抽取滤波选择，适合需要在宽频率范围内实现更高snr和sfdr的系统。
带通抽取滤波器具有一个数字混频器和三个串联的fir滤波器，可产生约134个输出时钟周期的延时，外加一个等于4纳秒 （ns） 的逻辑门和输出缓冲器传播延迟（图7）。
图7：adc延时中的时序图为134个时钟周期外加逻辑门和输出缓冲器传播延迟 （tpd）。（图片来源：texasinstruments）
数字块、交错引擎和抽取滤波器（同样参见图6），结合1ghz高速采样时钟频率，共同构成了转换器的延时。 ads54j20的部分目标应用包括雷达和天线阵列、宽带无线以及电缆调制解调器端接系统 （cmts） 和docsis 3.1接收器。 评估板（在本例中为ads54j20evm）也支持ads54j20。
ads54j20evm也可以与hsdc pro软件一起使用，并附带一根用于连接pc的mini usb电缆以及一根电源电缆。
结语
虽然sar和δʃ adc各有所长，但流水线adc才是应对超高速adc挑战的解决方案。流水线adc在处理多个样本的同时，仍能以每秒数十万到每秒千兆个样本的速度将数据发送到其输出端。尽管如此，并非所有流水线adc都只强调速度，如上所述，也可实现更高的精度。
毋庸赘述，流水线adc是高速蜂窝基站、超高速多载波蜂窝基础设施基站、电信、数字预校正观测、回程接收器以及其他许多需要高速转换的应用的绝佳选择。
高通的“万物互联”观 究竟是怎么构想的
迎战柔性风口 华科创智2019年董事会、股东会胜利召开
魅族MX7和魅族Pro7或将是全面屏手机，如果真的是这样，那就秒杀小米华为啦！
怎样通过CPLD技术设计CCD相机图像信号模拟器
小米6最新消息:雷军发微博吃火锅排队三小时,遭网友吐槽:雷总,我买小米6可是排了几个月,说好的现货呢
为什么流水线ADC是超高速转换应用的绝佳选择
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5G时代：选择Hisan激光大屏，选择先进生产力工具
CMOS传感器有何优势？
笔记本如何超频、性能迸发！混合功率升压或是最优解
Camtek上季度营业收入7380万美元，毛利率47.4%
滤波器分类及其特点 滤波器电路的作用
小米6拍照性能如何？索尼大法和三星大法加持双摄手机
快手成2019央视春晚内容分发平台，发挥短视频+直播的优势传播正能量
热电阻测温电路框图和原理图
航智2022年终总结暨2023年目标大会圆满举行
开局2024：碳酸锂库存重回7万吨“背后” 节后反弹，希望几何？
汽车芯片厂商向先进工艺迈进,国内厂商机会来临
当iphone7遇上水钻，当保时捷遇到华为mate9各自走向不同人生