用FPGA+DSP实现HDLC(高级数据链路控制)功能
引言
hdlc的asic芯片使用简易，功能针对性强，性能可靠，适合应用于特定用途的大批量产品中。但由于hdlc标准的文本较多，asic芯片出于专用性的目的难以通用于不同版本，缺乏应用灵活性。有的芯片公司还有自己的标准，对hdlc的crc(循环冗余码校验)序列生成多项式等有不同的规定。专用于hdlc的asic芯片其片内数据存储器容量有限，通常只有不多字节的fifo(先进先出存储器)可用。对于某些应用来说，当需要扩大数据缓存的容量时，只能对asic再外接存储器或其他电路，asic的简单易用性就被抵销掉了。 hdlc的软件编程方法功能灵活，通过修改程序就可以适用于不同的hdlc应用。但程序运行占用处理器资源多，执行速度慢，对信号的时延和同步性不易预测。纯软件hdlc一般只能用于个别路数的低速信号处理。
fpga采用硬件技术处理信号，又可以通过软件反复编程使用，能够兼顾速度和灵活性，并能并行处理多路信号，实时性能能够预测和仿真。
dsp采用软件技术处理信号，也可以反复编程使用。dsp、fpga芯片虽成本略微高于asic芯片，但具有货源畅通、可多次编程使用等优点。在中小批量通信产品的设计生产中，用fpga和dsp实现hdlc功能是一种值得采用的方法。
hdlc的帧结构和crc校验
为了使fpga的设计能够实现hdlc的基本功能并能按照各项标准的规定灵活采用不同的crc校验算法，首先看一下hdlc基本的帧结构形式。
hdlc是面向比特的链路控制规程，其链路监控功能通过一定的比特组合所表示的命令和响应来实现，这些监控比特和信息比特一起以帧的形式传送。以下是iso/iec 3309标准规定的hdlc的基本帧结构。
其他的hdlc标准也有类似的帧结构。每帧的起始和结束以7e(01111110)做标志，两个7e之间为数据段(含地址数据、控制数据、信息数据)和帧校验序列。帧校验采用crc算法，对除了插入的零以外的所有数据进行校验。为了避免将数据中的7e误为标志，在发送端和接收端要相应地对数据流和帧校验序列进行插零及删零操作。
用fpga+dsp实现hdlc功能
对fpga器件进行功能设计一般采用的是top to down(从顶到底)的方法，亦即根据要求的功能先设计出顶层的原理框图，该图通常由若干个功能模块组成。再把各个模块细化为子模块，对较复杂的设计还可把各子模块分成一层层的下级子模块，各层的功能可以用硬件描述语言或电路图来实现。
dsp的设计则是按软件顺序执行的方法，主函数调用子函数，还可以把子函数分成下级子函数，目前的dsp设计软件主要是用c语言来完成。
hdlc协议操作由fpga、dsp共同完成：hdlc接收端：首先由fpga来收数据，之后判断帧头“7e”及本机地址，如果是发给本机的数据，则对后续数据进行判断，如果有5个连“1”且后一位数据为“0”则将其后的一个“0”删除，删零后将数据存入fifo中，收到帧尾“7e”时给出收结束标志;然后由dsp读收结束标志，如果标志为“1”读空fifo，清标志位，将数据内容进行crc校验。
hdlc发送端：首先由dsp将数据写入fpga的fifo之后，dsp给出标志;fpga收到标志后，先发送帧头“7e” ，然后发送数据，如果数据中有5个连“1”则在其后插入1个“0”，数据发送结束后发送帧尾“7e”。
fpga设计
fpga中实现的主要是链路层协议完成hdlc数据接口的收发，并完成与dsp的数据交互，该电路由接口模块interface、hdlc数据发送模块transmitter和hdlc数据接收模块receiver三部分组成。
fpga接口模块interface
interface模块的主要功能是：dsp通过数据、地址总线和读写信号向fpga读写并行数据。
在本例中数据总线的宽度取决于所使用的dsp的数据位。由于目前dsp处理器的多为64位或32位，而完成数据交互使用8位就够了，因此这里采用8位的数据总线cpu_data[7..0]。地址总线包括译码选通发送fifo和接收fifo的寄存器地址，命令寄存器和状态寄存器。
对于dsp来说，fpga可以看成是一个普通芯片，通过片选cs/、读写信号rd/和wr/，就可以选中fpga并对其进行读写操作。
当fpga需要向dsp传递信息时，中断信号输出端interrupt/ 变为低电平，dsp响应后可到fpga中的状态寄存器去读取详细的中断信息并做出相应的处理。
fpga数据发送模块hdlc_send
hdlc_send模块的主要功能是：对hdlc产生内部数据发送时钟tx_clk;锁存dsp写入fifo的发送数据并按指定时序启动发送;在发送数据段前加上7e起始标志;对发送的数据及crc计算结果进行插零操作并附上7e结束标志把结果输出(见图1)。
txhdlc模块由发送数据子模块、标志数据插零子模块及“7e”发送等模块组成。
hdlc的数据发送时钟tx_clk由外部输入时钟分频得到，能以高于比特发送的速度执行对内部操作。
待发送数据是由外dsp通过interface模块写入指定地址的缓冲存储器的。在hdlc中，可以选用的缓冲存储器类型有fifo存储器、dpram存储器、移位寄存器等。在本设计中，发送数据的存储使用的fifo存储器。使用这种寄存器的优点是：只对一个fifo入口地址进行操作，简化fpga设计。dsp向fpga写完数据后，向状态寄存器写标志，表示数据发完可以发送，
发送的数据crc的计算结果附在数据后面，再经插零后附上7e标志就可输出。发送数据子模块监视着每一个串行移出的数据，当发现数据流中出现5个连“1”时，就输出控制信号1f_detect/ 暂停数据移位，此时子模块zero_insert向数据流插入一个0比特。数据发送完毕后，“7e”发送子模块发出7e作为结束标志，同时清除标志位。
fgpa数据接收模块hdlc_receiver
hdlc_receiver模块的主要功能是：接收hdlc数据和时钟，并用时钟采样数据;在接收的数据流中检测有无“7e”及本机地址标志，如果有则接收数据，当检测到数据流中有“1f”信号，并后一个数据是“0”时，对数据进行“删零”操作;对经“删零”后的数据写入收fifo;收到尾“7e”后，置收标志位，向interface模块发出rx_data_ready信号，当dsp通过中断接收到结束标志后，读入数据，清标志位，检查crc校验值是否正确。
rxhdlc模块由接收数据子模块rx_data、标志检测子模块7e_detector、数据删零子模块zero_delete等组成。对比hdlc_receive模块和hdlc_send模块，虽然两者一些子模块的功能是相逆的，但原理类似，不再重复说明。在hdlc_receiver模块中采用了fifo来作为hdlc接收数据缓存器，因此fpga内部收数据和dsp读数据通过各自的读写口进行。
fpga中的接收超时判断功能
当由于意外情况在总线上出现不完整数据时，需对接收数据进行超时判断，已防止在收到帧头“7e”后长时间未收到后续数据或尾“7e”时，死等数据，导致错判，使用的策略是：当收到“7e”及本机地址后，启动计数器，计数时间长于最长帧一倍左右，如果从计时开始到计时结束未收到“7e”则判超时，重新接收数据;而如果在计时时间内收到“7e”则清零计数器，将数据存入收fifo。
dsp软件的内容主要包括send模块和receive模块和crc校验模块。
dsp功能
dsp中的功能主要分为hdlc接收，hdlc发送。
dsp中的hdlc接收
dsp从fpga接收到完成收标志后，接收数据，然后清fpga标志位，将接收到的数据进行crc校验后解帧，根据数据帧内容完成相关操作。
dsp中的hdlc发送
dsp将数据发送给fpga，发送结束后，置fpga发送完成标志位。dsp完成收数后还要进行crc校验及解帧等操作，这就要根据具体的协议进行。
具体实现
根据上述设计方法，已成功地实现了hdlc电路的设计。设计输入在altera公司的quartus 8.0版本及ccs 3.0的软件平台上进行。首先考虑拟设计的电路需要多少内部存储器、工作速率多少、对外部处理器的接口有何要求等。根据这些考虑，以电路图及dsp c语言结合的方法进行设计输入。对于时序电路，主要采用电路图输入的方法。
fpga芯片选用的是altera公司的acex 1k系列。该系列是altera公司面向通信和消费类数字产品推出的低功耗、高密度的高性能fpga集成电路，具有可与asic相比拟的价位。dsp使用ti公司tms320c5416，该芯片集成度高，结构简单，体积小可靠性高，价格低，可以装入各种仪器仪表及控制装置中，易于产品化。设计出的具有hdlc功能的fpga芯片已应用于导航设备样机的有线通讯链路中，成功实现了双向数据通信。
结语
基于软件编程与fpga来共同实现hdlc协议，方法灵活、速度快。适合于dsp+fpga的数字硬件平台的接口设计，实现后可靠有效。
参考文献：
[1]张德民. 数据通信[m]. 北京：科学技术文献出版社，1997
[2]iso/iec 3309: information technology-telecommunications and information exchange between systems-high-level data link control (hdlc) procedures-frame structure, p.4. switzerland: international electrotechnical commission, jun 2002
[3]tms320c5416 dsp design reference
[4]altera corporation. max+plus ii, version 10.0, sep 2000
[5]altera corporation. acex 1k programmable logic family data sheet, altera digital library，version 3，2001
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为了使fpga的设计能够实现hdlc的基本功能并能按照各项标准的规定灵活采用不同的crc校验算法，首先看一下hdlc基本的帧结构形式。
hdlc是面向比特的链路控制规程，其链路监控功能通过一定的比特组合所表示的命令和响应来实现，这些监控比特和信息比特一起以帧的形式传送。以下是iso/iec 3309标准规定的hdlc的基本帧结构。
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dsp的设计则是按软件顺序执行的方法，主函数调用子函数，还可以把子函数分成下级子函数，目前的dsp设计软件主要是用c语言来完成。
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fpga中实现的主要是链路层协议完成hdlc数据接口的收发，并完成与dsp的数据交互，该电路由接口模块interface、hdlc数据发送模块transmitter和hdlc数据接收模块receiver三部分组成。
fpga接口模块interface
interface模块的主要功能是：dsp通过数据、地址总线和读写信号向fpga读写并行数据。
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fgpa数据接收模块hdlc_receiver
hdlc_receiver模块的主要功能是：接收hdlc数据和时钟，并用时钟采样数据;在接收的数据流中检测有无“7e”及本机地址标志，如果有则接收数据，当检测到数据流中有“1f”信号，并后一个数据是“0”时，对数据进行“删零”操作;对经“删零”后的数据写入收fifo;收到尾“7e”后，置收标志位，向interface模块发出rx_data_ready信号，当dsp通过中断接收到结束标志后，读入数据，清标志位，检查crc校验值是否正确。
rxhdlc模块由接收数据子模块rx_data、标志检测子模块7e_detector、数据删零子模块zero_delete等组成。对比hdlc_receive模块和hdlc_send模块，虽然两者一些子模块的功能是相逆的，但原理类似，不再重复说明。在hdlc_receiver模块中采用了fifo来作为hdlc接收数据缓存器，因此fpga内部收数据和dsp读数据通过各自的读写口进行。
fpga中的接收超时判断功能
当由于意外情况在总线上出现不完整数据时，需对接收数据进行超时判断，已防止在收到帧头“7e”后长时间未收到后续数据或尾“7e”时，死等数据，导致错判，使用的策略是：当收到“7e”及本机地址后，启动计数器，计数时间长于最长帧一倍左右，如果从计时开始到计时结束未收到“7e”则判超时，重新接收数据;而如果在计时时间内收到“7e”则清零计数器，将数据存入收fifo。
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dsp功能
dsp中的功能主要分为hdlc接收，hdlc发送。
dsp中的hdlc接收
dsp从fpga接收到完成收标志后，接收数据，然后清fpga标志位，将接收到的数据进行crc校验后解帧，根据数据帧内容完成相关操作。
dsp中的hdlc发送
dsp将数据发送给fpga，发送结束后，置fpga发送完成标志位。dsp完成收数后还要进行crc校验及解帧等操作，这就要根据具体的协议进行。
具体实现
根据上述设计方法，已成功地实现了hdlc电路的设计。设计输入在altera公司的quartus 8.0版本及ccs 3.0的软件平台上进行。首先考虑拟设计的电路需要多少内部存储器、工作速率多少、对外部处理器的接口有何要求等。根据这些考虑，以电路图及dsp c语言结合的方法进行设计输入。对于时序电路，主要采用电路图输入的方法。
fpga芯片选用的是altera公司的acex 1k系列。该系列是altera公司面向通信和消费类数字产品推出的低功耗、高密度的高性能fpga集成电路，具有可与asic相比拟的价位。dsp使用ti公司tms320c5416，该芯片集成度高，结构简单，体积小可靠性高，价格低，可以装入各种仪器仪表及控制装置中，易于产品化。设计出的具有hdlc功能的fpga芯片已应用于导航设备样机的有线通讯链路中，成功实现了双向数据通信。
结语
基于软件编程与fpga来共同实现hdlc协议，方法灵活、速度快。适合于dsp+fpga的数字硬件平台的接口设计，实现后可靠有效。
参考文献：
[1]张德民. 数据通信[m]. 北京：科学技术文献出版社，1997
[2]iso/iec 3309: information technology-telecommunications and information exchange between systems-high-level data link control (hdlc) procedures-frame structure, p.4. switzerland: international electrotechnical commission, jun 2002
[3]tms320c5416 dsp design reference
[4]altera corporation. max+plus ii, version 10.0, sep 2000
[5]altera corporation. acex 1k programmable logic family data sheet, altera digital library，version 3，2001
无人机反制设备能否干扰飞机的导航系统
浅析人脸识别门禁的优缺点
边开车边开会 Holograph实现无网传输虚拟化身
捷豹I-PACE起火事故的一些探讨
从DC-DC开关电源中电感电流的形成到电感导通模式的认识
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