Xilinx Spartan-6系列封装概述和管脚分配
1. spartan-6系列封装概述
spartan-6系列具有低成本、省空间的封装形式，能使用户引脚密度最大化。所有spartan-6 lx器件之间的引脚分配是兼容的，所有spartan-6 lxt器件之间的引脚分配是兼容的，但是spartan-6 lx和spartan-6 lxt器件之间的引脚分配是不兼容的。
表1：spartan-6系列fpga封装
2. spartan-6系列引脚分配及功能详述
spartan-6系列有自己的专用引脚，这些引脚是不能作为select io使用的，这些专用引脚包括：
专用配置引脚，表格2所示，gtp高速串行收发器引脚，表格3所示
表2：spartan-6 fpga专用配置引脚
注意：只有lx75, lx75t, lx100, lx100t, lx150, and lx150t器件才有vfs、vbatt、rfuse引脚。
表3：spartan-6器件gtp通道数目
注意：lx75t在fg(g)484 和 cs(g)484中封装4个gtp通道，而在fg(g)676中封装了8个gtp通道；lx100t在fg(g)484 和 cs(g)484中封装4个gtp通道，而在fg(g)676 和 fg(g)900中封装了8个gtp通道。
如表4，每一种型号、每一种封装的器件的可用io引脚数目不尽相同，例如对于lx4 tqg144器件，它总共有引脚144个，其中可作为单端io引脚使用的io个数为102个，这102个单端引脚可作为51对差分io使用，另外的32个引脚为电源或特殊功能如配置引脚。
表4：spartan6系列各型号封装可用的io资源汇总
表5：引脚功能详述
引脚名 方向 描述
user i/o pins
io_lxxy_# input/
output io表示这是一个具有输入输出功能的引脚，xx表示该引脚在其bank内的惟一标识，y表示是差分引脚的p还是n引脚
multi-function pins
io_lxxy_zzz_# zzz代表该引脚除io功能之外的其他功能，
dn input/
output
(during readback) 在selectmap/bpi模式中，d0—d15是用于配置操作的数据引脚，在从selectmap的回读阶段，当rdwr_b为低电平时，dn为输出引脚，在配置过程结束后，该引脚可作为通用io口使用
d0_din_miso_miso1 input 在bit-serial模式中，din是惟一的数据输入引脚；
在spi模式中，miso是主输入从输出引脚；
在spi x2 or x4模式中，miso1是spi总线的第二根数据线；
d1_miso2,
d2_miso3 input 在selectmap/bpi模式中，d1、d2是配置数据线的低2bit；在spix4 模式中，miso2和miso3是spi总线的数据线的高2bit
an output 在bpi模式中a0—a25是输出地址线，配置完成后，它们可作为普通io使用
awake output 挂起模式中的状态输出引脚，如果没有使能挂起模式，该引脚可作为普通io引脚
mosi_csi_b_miso0 input/
output 在spi配置模式中的主输出从输入引脚；
在selectmap模式中，csi_b是低有效的flash片选信号；
在spi x2 or x4模式中，这是最低数据线
fcs_b output 在bpi模式中，bpi flash的片选信号
foe_b output 在bpi模式中，bpi flash的输出使能
fwe_b output 在bpi模式中，bpi flash写使能
ldc output 在bpi模式中，在配置阶段ldc保持低电平
hdc output 在bpi模式中，在配置阶段hdc保持低电平
cso_b output 在selectmap/bpi模式中，菊花链片选信号；
在spi模式中，是spi flash的片选信号；
irdy1/2,
trdy1/2 output 使用pci 的ip core时，它们作为irdy和trdy信号
dout_busy output 在selectmap模式中，busy表示设备状态；
在bit-serial模式中，dout输出数据给菊花链下游的设备
rdwr_b_vref input 在selectmap模式中，rdwr_b是低有效的写使能信号；配置完成后，可当做普通io使用
hswapen input 当是低电平时，在配置之前将所有io上拉
init_b bidirectional
(open-drain) 低电平表示配置存储器是空的；当被拉低时，配置将被延时；如果在配置过程中变低，表示在配置过程中出现了错误；当配置结束后，这个引脚表示post_crc错误；
scpn input scp0-scp7是挂起控制引脚
cmpmosi,
cmpmiso,
cmpclk n/a 保留为将来使用，可用作普通io
m0, m1 input 配置模式，m0=0表示并行配置模式，m0=1表示串行配置模式；m1=0表示主模式，m1=1表示从模式
cclk input/
output 配置时钟，主模式下是输出时钟，从模式下是输入时钟
usercclk input 主模式下可选的的用户输入配置时钟
gclk input 全局时钟引脚，它们可当做普通io使用
vref_# n/a 参考门限时钟引脚，当不用时可作为普通io使用
multi-function memory controller pins
m#dqn input/
output #bank的存储控制器数据线
m#ldqs input/
output #bank的存储控制器数据使能引脚
m#ldqsn input/
output #bank的存储控制器数据使能引脚n
m#udqs input/
output #bank的存储控制器高位数据使能
m#udqsn input/
output #bank的存储控制器高位数据使能n
m#an output #bank的存储控制器地址线a[0:14]
m#ban output #bank的存储控制器块地址线ba[0:2]
m#ldm output #bank的存储控制器低数据屏蔽
m#udm output #bank的存储控制器高数据屏蔽
m#clk output #bank的存储控制器时钟
m#clkn output #bank的存储控制器时钟n
m#casn output #bank的存储控制器列地址使能
m#rasn output #bank的存储控制器行地址使能
m#odt output #bank的存储控制器终端电阻控制
m#we output #bank的存储控制器写使能
m#cke output #bank的存储控制器时钟使能
m#reset output #bank的存储控制器复位
dedicated pins
done_2 input/
output 带可选上拉电阻的双向信号，作为输出，它代表配置过程的完成；作为输入，拉低可用来延迟启动
program_b_2 input 异步复位配置逻辑
suspend input 高电平使芯片进入挂起模式
tck input jtag边界扫描时钟
tdi input jtag边界扫描数据输入
tdo output jtag边界扫描数据输出
tms input jtag边界扫描模式
reserved pins
nc n/a 未连接引脚
cmpcs_b_2 input 保留引脚，不连接或接vcco_2
other pins
gnd n/a 地
vbatt n/a 只存在于lx75, lx75t, lx100, lx100t, lx150和lx150t芯片，解码关键存储器备用电源；若不使用关键存储器，则可将之连接vccaux、gnd或者直接不连接
vccaux n/a 辅助电路的供电电源
vccint n/a 内部核逻辑资源
vcco_# n/a #bank的输出驱动器供电电源
vfs input 只存在于lx75, lx75t, lx100, lx100t, lx150,和lx150t芯片；解码器key efuse编程过程使用的供电电源，若不使用关键熔丝，则将该引脚连接到vccaux、gnd或者直接不连接
rfuse input 只存在于lx75, lx75t, lx100, lx100t, lx150和lx150t；用于编程的解码器key efuse电阻，如果不编程或者不使用key efuse，则将该引脚连接到vccaux、gnd或者直接不连接
3. spartan-6系列gtp transceiver引脚
引脚名 方向 描述
gtp transceiver pins
mgtavcc n/a 收发器混合电路供电电源
mgtavtttx,
mgtavttrx n/a tx、rx电路供电电源
mgtavttrcal n/a 电阻校准电路供电电源
mgtavccpll0
mgtavccpll1 n/a pll供电电源
mgtrefclk0/1p input 正极参考时钟
mgtrefclk0/1n input 负极参考时钟
mgtrref input 内部校准电路的精密参考电阻
mgtrxp[0:1] input 收发器接收端正极
mgtrxn[0:1] input 收发器接收端负极
mgttxp[0:1] output 收发器发送端正极
mgttxn[0:1] output 收发器发送端负极
如表6所示，对lx25t，lx45t而言，只有一个gtp transceiver通道，它的位置是x0y0，所再bank号为101；其他信号gtp transceiver的解释类似。
表6：gtp transceiver所在bank编号
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比亚迪表示预计2022年前后会把电池业务整个分拆出去独立上市
ResNet本质上就干了一件事：降低数据中信息的冗余度
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注意：只有lx75, lx75t, lx100, lx100t, lx150, and lx150t器件才有vfs、vbatt、rfuse引脚。
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注意：lx75t在fg(g)484 和 cs(g)484中封装4个gtp通道，而在fg(g)676中封装了8个gtp通道；lx100t在fg(g)484 和 cs(g)484中封装4个gtp通道，而在fg(g)676 和 fg(g)900中封装了8个gtp通道。
如表4，每一种型号、每一种封装的器件的可用io引脚数目不尽相同，例如对于lx4 tqg144器件，它总共有引脚144个，其中可作为单端io引脚使用的io个数为102个，这102个单端引脚可作为51对差分io使用，另外的32个引脚为电源或特殊功能如配置引脚。
表4：spartan6系列各型号封装可用的io资源汇总
表5：引脚功能详述
引脚名 方向 描述
user i/o pins
io_lxxy_# input/
output io表示这是一个具有输入输出功能的引脚，xx表示该引脚在其bank内的惟一标识，y表示是差分引脚的p还是n引脚
multi-function pins
io_lxxy_zzz_# zzz代表该引脚除io功能之外的其他功能，
dn input/
output
(during readback) 在selectmap/bpi模式中，d0—d15是用于配置操作的数据引脚，在从selectmap的回读阶段，当rdwr_b为低电平时，dn为输出引脚，在配置过程结束后，该引脚可作为通用io口使用
d0_din_miso_miso1 input 在bit-serial模式中，din是惟一的数据输入引脚；
在spi模式中，miso是主输入从输出引脚；
在spi x2 or x4模式中，miso1是spi总线的第二根数据线；
d1_miso2,
d2_miso3 input 在selectmap/bpi模式中，d1、d2是配置数据线的低2bit；在spix4 模式中，miso2和miso3是spi总线的数据线的高2bit
an output 在bpi模式中a0—a25是输出地址线，配置完成后，它们可作为普通io使用
awake output 挂起模式中的状态输出引脚，如果没有使能挂起模式，该引脚可作为普通io引脚
mosi_csi_b_miso0 input/
output 在spi配置模式中的主输出从输入引脚；
在selectmap模式中，csi_b是低有效的flash片选信号；
在spi x2 or x4模式中，这是最低数据线
fcs_b output 在bpi模式中，bpi flash的片选信号
foe_b output 在bpi模式中，bpi flash的输出使能
fwe_b output 在bpi模式中，bpi flash写使能
ldc output 在bpi模式中，在配置阶段ldc保持低电平
hdc output 在bpi模式中，在配置阶段hdc保持低电平
cso_b output 在selectmap/bpi模式中，菊花链片选信号；
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hswapen input 当是低电平时，在配置之前将所有io上拉
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cclk input/
output 配置时钟，主模式下是输出时钟，从模式下是输入时钟
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m#dqn input/
output #bank的存储控制器数据线
m#ldqs input/
output #bank的存储控制器数据使能引脚
m#ldqsn input/
output #bank的存储控制器数据使能引脚n
m#udqs input/
output #bank的存储控制器高位数据使能
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m#odt output #bank的存储控制器终端电阻控制
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m#reset output #bank的存储控制器复位
dedicated pins
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output 带可选上拉电阻的双向信号，作为输出，它代表配置过程的完成；作为输入，拉低可用来延迟启动
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tck input jtag边界扫描时钟
tdi input jtag边界扫描数据输入
tdo output jtag边界扫描数据输出
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reserved pins
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cmpcs_b_2 input 保留引脚，不连接或接vcco_2
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rfuse input 只存在于lx75, lx75t, lx100, lx100t, lx150和lx150t；用于编程的解码器key efuse电阻，如果不编程或者不使用key efuse，则将该引脚连接到vccaux、gnd或者直接不连接
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引脚名 方向 描述
gtp transceiver pins
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mgtavtttx,
mgtavttrx n/a tx、rx电路供电电源
mgtavttrcal n/a 电阻校准电路供电电源
mgtavccpll0
mgtavccpll1 n/a pll供电电源
mgtrefclk0/1p input 正极参考时钟
mgtrefclk0/1n input 负极参考时钟
mgtrref input 内部校准电路的精密参考电阻
mgtrxp[0:1] input 收发器接收端正极
mgtrxn[0:1] input 收发器接收端负极
mgttxp[0:1] output 收发器发送端正极
mgttxn[0:1] output 收发器发送端负极
如表6所示，对lx25t，lx45t而言，只有一个gtp transceiver通道，它的位置是x0y0，所再bank号为101；其他信号gtp transceiver的解释类似。
表6：gtp transceiver所在bank编号
魅族PRO7依旧联发科，无缘骁龙835和曲面屏
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