DFX设计中的几个问题及其解决方案
问题1：对于dfx（dynamic functionexchange）设计，如果出现如下error信息，该如何解决？
error:[drc hdpr-6]logic illegally placed:cell 'scl_obuf_inst' is placed at site 'iob_x0y47' which belongs toreconfigurable pblock 'pb_app'. this cell is not part of the reconfigurablelogic assigned to this pblock, and should not be placed at this site [solution] 可以按照下面的方法，两步即可解决。
1.对于每个rm，如果其输入/输出引脚最终要被分配到某个fpga管脚上，在代码中手工实例化iobuf，然后选择ooc综合方式
2.在顶层设计中，使相应的输入/输出引脚不要再插入iobuf，在xdc中添加下面的约束。 set_propertyio_buffer_type none [get_ports ] 如果不能在xdc中添加，可以在顶层代码里添加。 (*io_buffer_type = none *) input in1;
问题2：如何在rm（reconfigurablemodule）中使用ila或vio？
[solution]目前在rm中使用ila或vio只能通过hdl代码实例化的方式，暂不支持网表插入ila的方式。采用hdl代码实例化的方式还有一个问题就是如何使得rm中的ila和debug hub相连。此时要通过如下方式解决。 首先在静态区，要按如下方式预留12个端口。 verilog版本：
vhdl版本：
这里需要注意，使用vhdl时，在端口映射时要使用open，以保证端口初始值为0，若为1，则无法与debug hub相连。在rm的顶层rtl代码中也预留这12个端口。最终这12个端口都会与debug hub相连。在综合阶段，debug hub可以被自动创建（此时为黑盒子），静态区和rm都会有自己的debug hub。
问题3：哪个版本的ise或vivado可以支持partial reconfiguration？
[solution]目前，partialreconfiguration已经更名为dynamic function exchange，简称为dfx。对于ise，从12.x开始支持pr，对于vivado，从2013.x开始支持pr。
问题4：pr支持哪些配置方式？
[solution]pr可支持jtag、selectmap、bpi、spi和icap五种配置方式。 tcl之$$a 80%的概率...... dsp58来了 ai engine到底是什么？
原文标题：dfx设计中可能遇到的几个问题及解决方法
文章出处：【微信公众号：lauren的fpga】欢迎添加关注！文章转载请注明出处。
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1.对于每个rm，如果其输入/输出引脚最终要被分配到某个fpga管脚上，在代码中手工实例化iobuf，然后选择ooc综合方式
2.在顶层设计中，使相应的输入/输出引脚不要再插入iobuf，在xdc中添加下面的约束。 set_propertyio_buffer_type none [get_ports ] 如果不能在xdc中添加，可以在顶层代码里添加。 (*io_buffer_type = none *) input in1;
问题2：如何在rm（reconfigurablemodule）中使用ila或vio？
[solution]目前在rm中使用ila或vio只能通过hdl代码实例化的方式，暂不支持网表插入ila的方式。采用hdl代码实例化的方式还有一个问题就是如何使得rm中的ila和debug hub相连。此时要通过如下方式解决。 首先在静态区，要按如下方式预留12个端口。 verilog版本：
vhdl版本：
这里需要注意，使用vhdl时，在端口映射时要使用open，以保证端口初始值为0，若为1，则无法与debug hub相连。在rm的顶层rtl代码中也预留这12个端口。最终这12个端口都会与debug hub相连。在综合阶段，debug hub可以被自动创建（此时为黑盒子），静态区和rm都会有自己的debug hub。
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