图像传感器TCDl206的特点结构分析及通过VHDL实现驱动脉冲的设计
电荷耦合器件ccd(charge couple device)是集光电转换、电荷储存、电荷转移为一体的新型光电传感器件。该器件的主要功能是将光学图像转换为电信号。当对其施加特定时序脉冲时，其存储电荷能在ccd内作定向移动，从而实现自扫描．输出电压信号的大小与ccd单元存储的电荷多少成正比，ccd单元存储电荷多少与光的强度和ccd单元光积分时间成正比。与传统的光电传感器相比，ccd图像传感器具有输出噪声小，动态范围大，光谱响应范围宽，分辨率高，输出信号线性度好，功耗低，体积小，寿命长等优点。而ccd应用的关键就是获取驱动脉冲，这里分析线阵ccd-tcdl206的工作原理和对驱动时序的要求，在此基础上设计合理的脉冲产生方案。该设计采用复杂可编程逻辑器件cpld作为硬件设计平台，通过超高速硬件描述语言vhdl描述驱动方案，采用altera公司的仿真软件quartus ii对其驱动脉冲进行仿真。
1 tcdl206的主要特点
tcdl206是一款高灵敏度、低暗电流、2 160像元的双沟道线阵ccd图像传感器。由2 236个pn结光电二极管构成光敏元阵列，其中前64个和后12个是用作暗电流检测而被遮蔽的，中间2 160个光电二极管是曝光像敏单元，每个光敏单元的尺寸为长14μm、高14μm，中心距亦为14μm。光敏元阵列总长为30．24 mm。
tcdl206的主要特性有：1)光敏像元数为2 160像元；2)像敏单元为：14μmxl 414μm(相邻像元中心距为14μm)；3)光谱范围为250～l 100 nm：4)光敏区域采用高灵敏度pn结作为光敏单元；5)时钟为二相(5 v)；6)内部电路包含采样保持电路，输出预放大电路；7)采用22引脚dip封装。
2 tcdl206的结构原理和引脚功能
2．1结构原理
tcdl206是二相电极的双沟道线型ccd，其结构原理如图1所示。中间一排是由多个光敏二极管构成的光敏阵列，有效单元为2 160位，其作用是接收照射到ccd硅片的光，并将其转化成电荷信号，光敏元两侧是存储其电荷的mos电容列一存储栅。mos电容列两侧是转移栅电极sh。转移栅的两侧为ccd模拟移位寄存器，其输出部分由信号输出单元和补偿单元构成。
2．2引脚功能
tcdl206器件采用dip封装，各引脚功能如表1所示。
3 驱动时序及驱动设计
3．1驱动时序分析
tcdl206在图2所示的驱动脉冲作用下工作。当sh脉冲高电平到来时，φ1脉冲为高电平，其下形成深势阱，同时sh的高电平使φ1电极下的深势阱与mos电容存储势阱沟通。mos电容中的信号电荷包通过转移栅转移到模拟移位寄存器的φ1电极下的势阱中。当φsh由高变低时，φsh低电平形成的浅势阱将存储栅下的势阱与φ1电极下的势阱隔离开。存储栅势阱进入光积分状态，而模拟移位寄存器将在φ1与φ2脉冲的作用下驱使转移到φ1电极下的势阱中的信号电荷向左转移，并经输出电路由os电极输出。dos端输出补偿信号。
由于结构上的安排，os端首先输出 13个虚设单元信号，再输出51个暗信号，然后才连续输出sl到s2160的有效像素单元信号。第s2160信号输出后，又输出9个暗信号，再输出2个奇偶检测信号，以后是空驱动。空驱动的数目可以是任意的。由于该器件是两列并行分奇偶传输的，所以在一个sh周期中至少要有1 118个φ1脉冲。rs为复位级的复位脉冲，复位一次输出一个信号。
3．2驱动电路设计
驱动电路的作用是给ccd提供正常工作所需要的逻辑时序脉冲和偏置工作电压．并在ccd的输出端把光电转换得到的电荷量转变成电压量输出。驱动脉冲信号的波形、相位、前后沿时间等对器件工作有很大影响。
为了保证ccd工作稳定可靠．必须设计符合ccd正常工作要求的时序脉冲和驱动控制电路，驱动控制脉冲与ccd良好配合，才能充分发挥ccd的光电转换、电荷存储和电荷转移等功能。不同型号的ccd要求的工作参数不同，很难设计一种驱动控制电路同时满足多种ccd工作需要，即使是相同像元数的ccd器件，若型号不同也不具有互换性。
tcdl206传感器的驱动脉冲都为周期性方波，但周期和占空比不同。其4路驱动脉冲之间需要满足特定的时序关系：根据驱动脉冲时序图可知在1个sh周期中至少有l 118个φ1脉冲。即tsh>l 118t1，t1为驱动脉冲φ1的周期。这里选择tsh=1 128t1。在sh为高电平期间，要求φ1l与φ2有一个大于sh=1持续时间的宽脉冲，这是由于此时像元中的电荷正在向两列寄存器中转移，如果在此期间φ1与φ2有上升或下降沿出现，则会造成电荷转移不完全的情况。时钟脉冲φ1，φ2频率的最大值是l mhz，典型值是0．5 mhz。复位脉冲rs频率的最大值是2 mhz，典型值是1 mhz。本设计中都选用典型值。而且φ1、φ2必须反相，占空比l：l；sh的高电平脉冲宽度要小于φ1，φ2；rs与clk时钟的占空比为l：4。
3．2．1原理图设计
确定sh、φ1、φ2和rs的参数后，则可根据它们之间的时序关系设计硬件逻辑图，如图3所示。
本设计利用cpld作为硬件设计平台，它具有较高的灵活性，电子电路设计完成后，如果需修改时序逻辑。只需重写cpld内部逻辑电路即可。因此，cpld非常适合用于设计ccd驱动电路。
各个模块的设计采用vhdl语言描述。采用4 mhz的时钟clk作为输入的时钟，dl模块用于将时钟信号进行8分频，将4 mhz的时钟频率分成0．5 mhz。d2模块是将时钟频率分成l mhz，占空比为l：4。counterll28模块和ncounterll28模块分别是上升沿和下降沿计数，计数范围在0～1128之间循环，在前两个时钟为高电平，其余时间都为低电平。
电路实现是先用d1模块将4 mhz的时钟频率分成0．5 mhz，用0．5 mhz的脉冲作为counterll28和ncounterll28的输入端，将counterll28和ncounterll28的输出相与，输出结果就是sh，将d1和counterll28以及ncounterll28的输出进行逻辑或，则得到φ1，再将φ1反相，得到φ2，由d2模块可直接得到rs。
3．2．2模块电路的vhdl设计
每个模块的vhdl设计都包括如下部分：1)定义所需的库函数；2)定义输入、输出端口；3)对设计所需预置数初始化；4)相关功能的实现语句。ccd驱动程序主体部分设计如下：
4 设计结果仿真
图4是在altem公司的quartus ii开发系统中仿真的波形．从图中可以看出，产生的4路驱动脉冲完全满足tcdl206所需的时序脉冲，达到驱动要求。
5 结束语
vhdl是一种自上向下设计的硬件描述语言，同时又具有高级语言的特性，这使得用这种硬件描述语言设计的逻辑功能比较容易实现。同时vhdl语言具有很好的可重用性和可移植能力，能够减轻工作量。利用vhdl设计整个传感器的驱动，并与硬件原理图相结合，不同于以往以单纯的硬件设计实现，这样不仅利于修改而且设计周期短。因此，基于vhdl对tcdl206驱动电路的设计是一种较实用的设计方案。
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2．2引脚功能
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