非常见问题：从传感器到ADC的危途：工程师应如何做？
在无数的工业、汽车、仪器仪表和众多其他应用中，普遍存在一项挑战，就是如何将微小的传感器信号正确连接到adc，以实现数字化和数据采集。传感器信号通常很微弱，可能有很高噪声，看上去像是一个非常高的阻抗源，位于大共模(cm)电压之上。这些都是adc输入所不乐见的。本文将介绍最新集成解决方案，可以彻底解决工程师提出的超出当前能力范围的问题。本文还会详细介绍设计步骤，以便配置一个完整的传感器接口仪表放大器来驱动adc输入。
图1.从传感器到达adc的挑战
什么适合传感器及为何有问题？
这个问题的简短答案是仪表放大器。传感器适合连接的对象是仪表放大器。
仪表放大器具有高精度（低失调）和低噪声特性，不会破坏小输入信号。其差分输入适合于许多传感器信号（如应变计、压力传感器等），并且能够抑制任何存在的共模信号，仅留下我们感兴趣的原始小电压，而不会留下不需要的共模信号。仪表放大器具有很大的输入阻抗，不会给传感器带来负载，确保脆弱的信号不受信号处理的影响。此外，仪表放大器通常使用单个外部电阻即可提供很大的增益和可选增益范围，因而非常灵活，可让目标小信号适应远高于信号路径噪声电平的电压和adc模拟输入。仪表放大器是针对精密性能而设计的，内部进行了调整，能够在很宽的工作温度范围内保持其性能，并且不受电源电压变化的影响。仪表放大器还具有极低的增益误差，这也有助于其维持精度，并限制摆幅变化所造成的测量或信号误差。
adc输入乐见什么？
驱动adc输入可不是那么容易。前端的内部电容（图2中的cdac）开关操作会引起电荷注入，这使得传输高线性度的稳定信号以供adc量化成为一项艰巨的任务。驱动adc输入的驱动器必须能够处理这些大的电荷注入，并在下一个转换周期之前迅速稳定下来。此外，根据adc分辨率（位数），驱动器的噪声和失真不应成为限制因素。
图2.adc输入驱动具有挑战性
要达到上述要求绝非易事，特别是对于低功耗驱动器而言。另外，由于半导体工艺的现代化，adc工作电源电压日渐下降。这种趋势的不良副作用之一是，adc输入变得更容易受输入过压的影响，并可能造成伤害或损坏。这就需要有外部电路来防范这种过压。此类外部电路不仅不能将任何可测量噪声加入信号，而且不应限制带宽或引起任何形式的失真。另外还非常希望整个电路能快速反应，并能从过压事件中迅速地恢复。
偏移输入信号以符合adc模拟输入电压范围也存在挑战。为执行此任务而添加的任何电路元件都必须遵守前面列出的所有限制条件（即低失真、低噪声、足够的带宽等）。
如果仪表放大器能够直接驱动adc就好了！
市面上的所有仪表放大器都存在一些缺点，因此需要更多电路元件才能完成从物理世界（传感器）到数字世界(adc)的路径。传统上，仪表放大器不是驱动adc的首选电路元件（某些adc比其他adc更精密）。仪表放大器所做的事情已经够多了，希望它做得更多似乎不公平！
克服adc驱动器的谐波失真(hd)是一项困难的挑战。下面是adc驱动器必须满足或超过的失真性能的表达式，其是adc分辨率的函数：
sinad = 6.02 × enob + 1.76 db (1)
sinad：snr + 失真
enob：有效位数
因此，对于16位enob，sinad≥98 db
当前市场上的仪表放大器通常不是为驱动adc输入而设计的。造成这种情况的最常见原因是这些器件缺乏高分辨率adc所需的线性度。线性度或谐波失真（也称为thd，即总谐波失真）是最有可能的限制因素，仪表放大器因此而无法直接驱动adc。当复杂波形被数字化后，一旦其被失真项干扰，信号便无法与此类干扰区分开来，数据采集将被破坏！驱动器还应能够从之前解释的adc输入电荷注入瞬态中快速稳定下来。
改进当前解决方案
现在，新的仪表放大器系列不仅能够完成仪表放大器传统上所做的所有事情，而且能非常好地直接驱动adc并保护adc输入！lt6372-1（支持0 db到60 db的增益）和lt6372-0.2（支持–14 db到+46 db的增益/衰减）可以帮助完成精密传感器接口的任务，直接驱动adc输入。
使用诸如lt6372系列的高精度、低噪声仪表放大器来直接驱动adc模拟输入具有明显的优势，无需再增加一个放大或缓冲级。其中的一些好处包括：减少元件数量，降低功耗和成本，缩小电路板面积，提供高cmr、出色的直流精度、低1/f噪声，通过单个元件选择增益。
许多被选作adc驱动器的高速运算放大器可能没有lt6372系列所具有的低1/f噪声特性，原因是后者采用专有工艺制造。此外，可能需要添加额外的缓冲和增益级以放大微小的传感器信号。采用仪表放大器直接驱动adc时，放大器级或基准电压源都没有与之相当的额外噪声源或直流偏移项。
图3.理想的传感器放大器/adc驱动器
lt6372-1和lt6372-0.2具有极高的输入阻抗，可以与传感器或类似信号输入接口，并提供大增益(lt6372-1)或衰减(lt6372-0.2)而不会引起负载效应，同时其低失真和低噪声可确保精确转换而不会降低性能，支持16位和更低分辨率adc以高达150 ksps的速率运行。图4显示了在给定增益设置下每个器件可以实现的带宽。
lt6372-1失真与频率的关系参见图5，应确保失真项不会影响adc在最高目标频率的thd性能。以adc ltc2367-16为例，其sinad规格为94.7 db。为确保驱动器不是主要因素，图5显示lt6372-1是小于约5khz频率的合适选择。
lt6372-1用作adc驱动器的精妙之处
除前面提到的优点之外，lt6372系列的分离基准电压架构（在图6中显示为分开的rf1和rf2引脚）允许以将信号直接有效地平移到adc fs电压范围内，而无需使用额外的基准电压源和其他外部电路来达到相同目的，从而降低成本和复杂性。对于大多数adc，ref2（此处显示与vocm直流电压相连）将与adc vref电压相连，这将确保adc模拟输入中间电平为vref/2。
图4.lt6372-1和lt6372-0.2在各种增益下的频率响应
图5.lt6372-1 thd与频率的关系
lt6372系列的内置输出箝位（clhi和cllo）确保adc的敏感输入不会受到正向或负向瞬变的破坏或可能的损害。该系列支持无失真的输出摆幅达到箝位电压，并能够快速响应和恢复，从而在可能的瞬变触发任一箝位之后保护adc并使之迅速恢复正常工作。
有些sar adc的模拟输入给放大器驱动带来了具挑战性的负载。放大器需要有低噪声和快速建立特性，并具备高直流精度，以将干扰信号的扰动保持在一个lsb或更小。更高的采样速率和更高阶的adc对放大器的要求也更高。图7显示了典型sar adc的输入。
图7所示的开关位置对应于采样或采集模式，在该模式下，模拟输入连接到采样电容cdac，然后在下一工作阶段开始转换。
在此阶段开始之前，开关s2已将cdac电压放电至0 v或其他偏置点，例如fs/2。在采样周期开始时，s1闭合且s2断开，vsh和模拟输入的电压差导致瞬态电流流动，使得cdac可以充电达到模拟输入电压。对于较高采样速率的adc，该电流可能高达50 ma。电容cext有助于缓解该电流阶跃引起的放大器输出电压的阶跃变化，但放大器仍会受到其干扰，需要在采集周期结束之前及时建立。电阻rext将驱动器与cext隔开，并且在驱动大电容时还能降低其对稳定性的影响。关于rext和cext值的选择，需要权衡这种电流注入造成的更大隔离与以这种方式形成的低通滤波器所导致的建立时间性能下降。此滤波器也有助于减小带外噪声并改善snr，不过这不是其主要功能。
adc前端rc元件值设计
选择rext和cext的值时要考虑很多因素。以下是影响fft或其他方式测得的adc动态响应的因素总结：
● cext：充当输入电荷反冲的电荷桶，使电压阶跃最小，从而改善建立时间。
○ 太大：可能会影响放大器稳定性，并可能将lpf滚降频率降得太低而无法让信号通过。
○ 太小：adc输入的电荷反冲太大，无法及时建立。
● rext：在放大器输出和cext之间提供隔离，以确保稳定性。
○ 太大：可能会使建立时间常数过长。当计入adc输入非线性阻抗时，也可能导致thd升高1。可能会增加ir压降误差。
○ 太小：由于cext，放大器可能变得不稳定或其正向路径建立可能会受到影响。
图6.lt6372分离基准电压用于将信号移至adc模拟输入信号范围内
图7.采集/采样模式下的sar adc输入
下面是设计rext和cext值的一些设计步骤，以lt2367-16 adc为例，其由lt6372-1驱动，最大输入频率fin为2khz，采样速率为150 ksps（下面某些公式的完整推导参见参考文献1）：
选择足够大的cext充当电荷桶，最大程度减少电荷反冲：
其中：
cdac：adc输入电容 = 45 pf (ltc2367-16)
→ cext = 10 nf（选定值）
使用下式计算adc输入电压阶跃vstep：
其中：
vref = 5 v (ltc2367-16)
cdac：adc输入电容 = 45 pf (ltc2367-16)
cext = 10 nf（之前）
→ vstep = 22 mv（计算值）
注意：此vstep函数假定cdac在每个采样周期结束时都放电至地，ltc2367-16也是如此。参考文献1中的vstep公式使用了不同的假设，因为它是针对adc架构的，cdac电压对于每个样本保持不变。
假设阶跃输入以指数方式建立，计算需要多少个输入rext×cext时间常数ntc才能建立：
其中：
vstep：之前计算的adc输入电压阶跃
vhalf_lsb：lsb/2，单位为伏特。对于5 v fs和16位，其为38μv (= 5 v/217)
→ ntc = 6.4 个时间常数
计算时间常数τ：
其中：
tacq：adc采集时间；tacq = tcyc – thold
假设采样率为150 ksps：
tcyc = 6.67 μs (= 1/150 khz)
thold = 0.54 μs (ltc2367-16)
因此：tacq = 6.13μs
→ τ ≤ 0.96 μs
在已知τ和cext的情况下，可以计算rext：
→ rext ≤ 96 ω
现在我们有了外部rc值，所选adc可以适当地建立。如果计算出的rext过高，可以增加cext并重新计算rext以减小其值，反之亦然。图8显示了cext的选定值和对应的rext值，用以简化本例工作条件下的计算任务。
图8.adc正确建立对应的外部输入rc关系
使用前面的步骤找到合适的rext和cext起始值。应执行基准测试和评估，并根据需要优化这些值，同时牢记此类变动对性能的影响。
总结
介绍了一个新的仪表放大器系列，它能帮助连通传感器与数据采集器件。本文详细探讨了这些器件的特性，并通过一个实际例子说明了如何设计adc前端元件以确保驱动器与adc的组合能够提供预期的分辨率。
作者简介
hooman hashemi于2018年3月加入adi公司，从事新产品指标测试和展示产品特性与用途的应用开发工作。hooman此前曾在texas instruments工作了22年，担任应用工程师，专注于高速产品系列。他于1989年8月毕业于圣克拉拉大学，获电气工程硕士学位；1983年12月毕业于圣何塞州立大学，获电气工程学士学位。
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偏移输入信号以符合adc模拟输入电压范围也存在挑战。为执行此任务而添加的任何电路元件都必须遵守前面列出的所有限制条件（即低失真、低噪声、足够的带宽等）。
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图4.lt6372-1和lt6372-0.2在各种增益下的频率响应
图5.lt6372-1 thd与频率的关系
lt6372系列的内置输出箝位（clhi和cllo）确保adc的敏感输入不会受到正向或负向瞬变的破坏或可能的损害。该系列支持无失真的输出摆幅达到箝位电压，并能够快速响应和恢复，从而在可能的瞬变触发任一箝位之后保护adc并使之迅速恢复正常工作。
有些sar adc的模拟输入给放大器驱动带来了具挑战性的负载。放大器需要有低噪声和快速建立特性，并具备高直流精度，以将干扰信号的扰动保持在一个lsb或更小。更高的采样速率和更高阶的adc对放大器的要求也更高。图7显示了典型sar adc的输入。
图7所示的开关位置对应于采样或采集模式，在该模式下，模拟输入连接到采样电容cdac，然后在下一工作阶段开始转换。
在此阶段开始之前，开关s2已将cdac电压放电至0 v或其他偏置点，例如fs/2。在采样周期开始时，s1闭合且s2断开，vsh和模拟输入的电压差导致瞬态电流流动，使得cdac可以充电达到模拟输入电压。对于较高采样速率的adc，该电流可能高达50 ma。电容cext有助于缓解该电流阶跃引起的放大器输出电压的阶跃变化，但放大器仍会受到其干扰，需要在采集周期结束之前及时建立。电阻rext将驱动器与cext隔开，并且在驱动大电容时还能降低其对稳定性的影响。关于rext和cext值的选择，需要权衡这种电流注入造成的更大隔离与以这种方式形成的低通滤波器所导致的建立时间性能下降。此滤波器也有助于减小带外噪声并改善snr，不过这不是其主要功能。
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● cext：充当输入电荷反冲的电荷桶，使电压阶跃最小，从而改善建立时间。
○ 太大：可能会影响放大器稳定性，并可能将lpf滚降频率降得太低而无法让信号通过。
○ 太小：adc输入的电荷反冲太大，无法及时建立。
● rext：在放大器输出和cext之间提供隔离，以确保稳定性。
○ 太大：可能会使建立时间常数过长。当计入adc输入非线性阻抗时，也可能导致thd升高1。可能会增加ir压降误差。
○ 太小：由于cext，放大器可能变得不稳定或其正向路径建立可能会受到影响。
图6.lt6372分离基准电压用于将信号移至adc模拟输入信号范围内
图7.采集/采样模式下的sar adc输入
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→ cext = 10 nf（选定值）
使用下式计算adc输入电压阶跃vstep：
其中：
vref = 5 v (ltc2367-16)
cdac：adc输入电容 = 45 pf (ltc2367-16)
cext = 10 nf（之前）
→ vstep = 22 mv（计算值）
注意：此vstep函数假定cdac在每个采样周期结束时都放电至地，ltc2367-16也是如此。参考文献1中的vstep公式使用了不同的假设，因为它是针对adc架构的，cdac电压对于每个样本保持不变。
假设阶跃输入以指数方式建立，计算需要多少个输入rext×cext时间常数ntc才能建立：
其中：
vstep：之前计算的adc输入电压阶跃
vhalf_lsb：lsb/2，单位为伏特。对于5 v fs和16位，其为38μv (= 5 v/217)
→ ntc = 6.4 个时间常数
计算时间常数τ：
其中：
tacq：adc采集时间；tacq = tcyc – thold
假设采样率为150 ksps：
tcyc = 6.67 μs (= 1/150 khz)
thold = 0.54 μs (ltc2367-16)
因此：tacq = 6.13μs
→ τ ≤ 0.96 μs
在已知τ和cext的情况下，可以计算rext：
→ rext ≤ 96 ω
现在我们有了外部rc值，所选adc可以适当地建立。如果计算出的rext过高，可以增加cext并重新计算rext以减小其值，反之亦然。图8显示了cext的选定值和对应的rext值，用以简化本例工作条件下的计算任务。
图8.adc正确建立对应的外部输入rc关系
使用前面的步骤找到合适的rext和cext起始值。应执行基准测试和评估，并根据需要优化这些值，同时牢记此类变动对性能的影响。
总结
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