NAND里的LDO设计
我们当然希望ldo的输出准确、负载（电流）变化时能够快速响应。
像图2所示：
这是传统结构，该结构的响应时间受限于feedback loop delay反馈环路延迟，即，当负载电流从空载到重载时，vout上被iload下拉，反馈环路要工作，防止vout继续下降，这段时间就是tr，叫做load response time，这几个变量之间的关系表示为：
如图2(a)结构，我们常常要考虑环路的稳定性，从而限制了loop bandwidth，所以tr时间约1~3us。
保守设计decap电容1.46nf，△i为24ma，这么计算下来，要想△v在10mv以下，tr需要低于610ps。
-->10mv****的设计要求算是很苛刻了，比如我们实际上允许 0.1v ，那么tr计算约为 6.1us 。
我们看有哪些方式可以实现ultra-fast load regulation。
图 3(a) 原型来源于 2005 ， area-efficient linear regulator with ultra-fast load regulation.
直接采用source follower（图1(a)）利用传输管m0源端的低阻抗特性达到fast load regulation，缺点是低电源电压下，vg的headroom不够。
图1(b)做了个charge pump提升输出nmos管的栅压，这个m0r通路不去观测vout输出波形，load regulation只依赖于m0管的i-v曲线，90mv的△v对应于imin和imax比值约1:10.
这里又引用了 1998 embedded 5v-to-3.3v voltage regulator for supplying digital ic's in 3.3v cmos technology 。
你觉得****c1 是什么作用？ 180pf 。
比如这里要求输出最大偏差±300mv=600mv。包含两个部分1）control part; 2）输出的variation。分配给前者200mv，后者400mv。而输出400mv的偏差又来源于两个部分，首先是取决于m1尺寸的vgs偏差，其次是输出out经m1的cgs耦合后在vg上的偏差。
减小输出节点到m1栅端的coupling。
c1和m1占据了整个ldo的面积，c1做的越大，vg上的ripple就越小。m1就可以不用做的太大；
c1做的越小，vg偏差大，留给m1的vgs余量小，也就是说m1就需要做很大了。
这里c1和m1的面积存在折中。
200ua的偏置电流imin，100ma的负载电流imax，400mv最差动态偏差（140°c），那么就需要w/l位14000um/0.5um, c1为180pf。这个时候m1的栅端vg电压为4.5v高压，不过没有关系，这是3.3v的工艺。m1采用最小尺寸，工作在weak inversion区，最大化gm/i。the typical large-signal output resistance for these dimensions is about 3ω。
这篇文章handle the maximum specified peak load currents针对的是负载电流的“峰值”。我们都知道peak load currents in digital circuits can be much larger than the average current而峰值通常远远大于平均电流。
对于图4电流，需要一个start-up circuit is required for pre-charging vg in order to initialize circuit operation.启动电路来初始化输出。
为什么使用 replica feedback ？
不直接去sense输出电压，而是复制了一个通路。版图上，the replica transistor is located at the center of the output power transistor array.
replica通路保证输出工作在dc工作点附近，保证环路不直接受负载电流影响。
从图5看出来，使用replica通路，纹波改善了一半。
这种结构的设计要点还包括：
charge pumpclamppower-down modestart-up circuit再回到2005那篇 paper ，对super source follower结构的输出阻抗的小信号分析，可以学习一下。
空载，偏置电流流过m4和m0，m2关断，m0管流过small bias current。
当负载电流增大，vout电压掉落，m4关断，电流流过m2的源端，拉低m0的栅端电压，使m0导通更多，电流从vin到vout去补偿整个droop。
这里不考虑cdie情况下，输出阻抗表现为单极点：
也就是说，the decoupling capacitor is not required to make the p-stage stable.
这里输出阻抗可以建模为电阻r和电感l的串联，其中：
我主要想讲的是图 4 ，基于cmp比较器结构的 regulator 。
在这里，the propagation delay of the comparator determines the load response time即，比较器的传播延迟决定了所谓的负载响应时间。
然后这里又讲了一个基于cmp结构的reg的缺点： self-generated output ripple 。
从图4(a)和(b)，a fast comparator is desirable not only to achieve a small value of tr but also because of its effect on the output ripple.比较器速度越快，负载响应时间tr越快，输出节点纹波越小。
接下来说一下 distributed regulator system 。
比如在ddr3 i/o应用下，文章提取了vout电源网络的rc模型，如果只使用一个 regulator ，在最大负载电流下， ir****上的压降高到 24mv 。 采用了分布式设计，这个ir drop可以将位2.4mv。分布式设计/布局的另一个好处：power dissipated in the passgates is more evenly spread across the chip。
当然，这种分布式设计也是有问题的，叫做load sharing problems.
后面的就是提出解决方案，dual-loop结构。
最后回到2018年的这篇针对于nand里ldo设计的最新文章，可谓是非常有趣，而我只能读懂一点点。。。
输入电源电压 2.3-3v ， ldo**输出 2.1v ， 20ns响应150ma负载电流，输出droop**为 225mv 。静态电流功耗 81ua ，片上输出电容 2nf 。
怎么去提高输出传输管栅端的srgate?
要么费功耗isr，要么减小cgg，不好弄。。。
这里结合了基于amp和基于cmp的ldo结构，提出了两者结合的设想：
单单采用基于amp结构，只能增加ibias电流了，如果不然，像图1(a)所示，vout droop会很大；
单单采用基于cmp结构，虽然不存在稳定性问题，但是这个结构我们之前也从引用的文章里看出，他有自己固有的纹波；
两个结构结合，基于amp结构工作在稳态，保证精度；基于cmp结构提供快速的响应速度，在steady state下并不work，所以不存在intrinsic output ripple了，如图3。
...in other words, cmp-based ldo assists amp-based ldo to minimize δvout only during the transient state, in which amp-based ldo does not yet regulate vout...注意amp和cmp工作区间以及这里△vref。
虽然cmp在稳态时不工作，但是考虑到负载瞬态响应，我们需要把比较器的传播延迟降到最小，不然的话，△vout又增大了。
重新给出the duration time from the point at which vout drops to that at which it stops is called the response time of vout...tr的表达式：
基于amp结构的ldo，我们当然期望传输管的vgate能降到一定电压，使mpa产生足够大的电流补偿iload，ipa快速的接近于iload。
△vgate是mpa栅端的变化值。看图4(a)，tr=tgate。
对图4(b)来说，tr取决于cmp的传播延迟和栅驱动电路gate driver。
tdelay是ns级，比tgate快多了。
△ vref****有什么用？
用来分立amp和cmp的操作。
比如如果vref_d和vref_a非常接近，amp和cmp同时工作，就会带来前面讲的intrinsic output ripple。为了防止cmp的self-oscillation，这里选择△vref should be larger than the magnitude of transient output ripple in order to ensure that cmp does not respond to vripple in the steady state...amp和cmp基准电压比较点的差值△vref至少大于输出的纹波vripple。
图5是结构非常复杂的ldo整体图。
这种高端的方式怎么去确定△ vref****的值？这个值太大或太小有什么问题？
icmp1取10ua，10ua电流通过7kω电阻，产生的压降是70mv；反之，开关全闭合后，电阻为0，见图5左下角表格。
图6告诉我们△vref的calibration和avc的实现方式。
1->首先，b[0]~b[2]默认值111，△vref最大70mv，将amp和cmp两种方式明显隔开；
2->△vref calibration开始，vref_d从最接近vref_a的配置000开始，比较器开始bang-bang控制，△vref控制单元去记vcmp的震荡周期，每64个周期的下降沿产生一个短脉冲vup。b[0]~b[2]呢，在vup脉冲处加1，直至vref_d离vref_a够远，cmp环路不再工作，vcmp的震荡也结束，这就是...the minimum value at which the operation of cmp-based ldo can be separated from that of amp-based ldo in the steady state...两个环路基准电压比较点的最佳差距。
由于电源电压变化范围在2.3v~3v，idig变化范围也很大。图5中的dpgc电路通过控制mdig的尺寸大小提供不变的idig电流。
图7给出dpgc实现线路：
2位adc检测电源电压vin水平，输出结果经温度编码控制mdig的尺寸。
工作在cmp模式下的mdig处于线性区，应用线性区的管子工作i/v关系式和vin/vout值可以理论计算mdig的尺寸。
按照修正的式(10)进行理论计算，跟仿真非常接近。
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十年之后,回头看什么是大数据
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如图2(a)结构，我们常常要考虑环路的稳定性，从而限制了loop bandwidth，所以tr时间约1~3us。
保守设计decap电容1.46nf，△i为24ma，这么计算下来，要想△v在10mv以下，tr需要低于610ps。
-->10mv****的设计要求算是很苛刻了，比如我们实际上允许 0.1v ，那么tr计算约为 6.1us 。
我们看有哪些方式可以实现ultra-fast load regulation。
图 3(a) 原型来源于 2005 ， area-efficient linear regulator with ultra-fast load regulation.
直接采用source follower（图1(a)）利用传输管m0源端的低阻抗特性达到fast load regulation，缺点是低电源电压下，vg的headroom不够。
图1(b)做了个charge pump提升输出nmos管的栅压，这个m0r通路不去观测vout输出波形，load regulation只依赖于m0管的i-v曲线，90mv的△v对应于imin和imax比值约1:10.
这里又引用了 1998 embedded 5v-to-3.3v voltage regulator for supplying digital ic's in 3.3v cmos technology 。
你觉得****c1 是什么作用？ 180pf 。
比如这里要求输出最大偏差±300mv=600mv。包含两个部分1）control part; 2）输出的variation。分配给前者200mv，后者400mv。而输出400mv的偏差又来源于两个部分，首先是取决于m1尺寸的vgs偏差，其次是输出out经m1的cgs耦合后在vg上的偏差。
减小输出节点到m1栅端的coupling。
c1和m1占据了整个ldo的面积，c1做的越大，vg上的ripple就越小。m1就可以不用做的太大；
c1做的越小，vg偏差大，留给m1的vgs余量小，也就是说m1就需要做很大了。
这里c1和m1的面积存在折中。
200ua的偏置电流imin，100ma的负载电流imax，400mv最差动态偏差（140°c），那么就需要w/l位14000um/0.5um, c1为180pf。这个时候m1的栅端vg电压为4.5v高压，不过没有关系，这是3.3v的工艺。m1采用最小尺寸，工作在weak inversion区，最大化gm/i。the typical large-signal output resistance for these dimensions is about 3ω。
这篇文章handle the maximum specified peak load currents针对的是负载电流的“峰值”。我们都知道peak load currents in digital circuits can be much larger than the average current而峰值通常远远大于平均电流。
对于图4电流，需要一个start-up circuit is required for pre-charging vg in order to initialize circuit operation.启动电路来初始化输出。
为什么使用 replica feedback ？
不直接去sense输出电压，而是复制了一个通路。版图上，the replica transistor is located at the center of the output power transistor array.
replica通路保证输出工作在dc工作点附近，保证环路不直接受负载电流影响。
从图5看出来，使用replica通路，纹波改善了一半。
这种结构的设计要点还包括：
charge pumpclamppower-down modestart-up circuit再回到2005那篇 paper ，对super source follower结构的输出阻抗的小信号分析，可以学习一下。
空载，偏置电流流过m4和m0，m2关断，m0管流过small bias current。
当负载电流增大，vout电压掉落，m4关断，电流流过m2的源端，拉低m0的栅端电压，使m0导通更多，电流从vin到vout去补偿整个droop。
这里不考虑cdie情况下，输出阻抗表现为单极点：
也就是说，the decoupling capacitor is not required to make the p-stage stable.
这里输出阻抗可以建模为电阻r和电感l的串联，其中：
我主要想讲的是图 4 ，基于cmp比较器结构的 regulator 。
在这里，the propagation delay of the comparator determines the load response time即，比较器的传播延迟决定了所谓的负载响应时间。
然后这里又讲了一个基于cmp结构的reg的缺点： self-generated output ripple 。
从图4(a)和(b)，a fast comparator is desirable not only to achieve a small value of tr but also because of its effect on the output ripple.比较器速度越快，负载响应时间tr越快，输出节点纹波越小。
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比如在ddr3 i/o应用下，文章提取了vout电源网络的rc模型，如果只使用一个 regulator ，在最大负载电流下， ir****上的压降高到 24mv 。 采用了分布式设计，这个ir drop可以将位2.4mv。分布式设计/布局的另一个好处：power dissipated in the passgates is more evenly spread across the chip。
当然，这种分布式设计也是有问题的，叫做load sharing problems.
后面的就是提出解决方案，dual-loop结构。
最后回到2018年的这篇针对于nand里ldo设计的最新文章，可谓是非常有趣，而我只能读懂一点点。。。
输入电源电压 2.3-3v ， ldo**输出 2.1v ， 20ns响应150ma负载电流，输出droop**为 225mv 。静态电流功耗 81ua ，片上输出电容 2nf 。
怎么去提高输出传输管栅端的srgate?
要么费功耗isr，要么减小cgg，不好弄。。。
这里结合了基于amp和基于cmp的ldo结构，提出了两者结合的设想：
单单采用基于amp结构，只能增加ibias电流了，如果不然，像图1(a)所示，vout droop会很大；
单单采用基于cmp结构，虽然不存在稳定性问题，但是这个结构我们之前也从引用的文章里看出，他有自己固有的纹波；
两个结构结合，基于amp结构工作在稳态，保证精度；基于cmp结构提供快速的响应速度，在steady state下并不work，所以不存在intrinsic output ripple了，如图3。
...in other words, cmp-based ldo assists amp-based ldo to minimize δvout only during the transient state, in which amp-based ldo does not yet regulate vout...注意amp和cmp工作区间以及这里△vref。
虽然cmp在稳态时不工作，但是考虑到负载瞬态响应，我们需要把比较器的传播延迟降到最小，不然的话，△vout又增大了。
重新给出the duration time from the point at which vout drops to that at which it stops is called the response time of vout...tr的表达式：
基于amp结构的ldo，我们当然期望传输管的vgate能降到一定电压，使mpa产生足够大的电流补偿iload，ipa快速的接近于iload。
△vgate是mpa栅端的变化值。看图4(a)，tr=tgate。
对图4(b)来说，tr取决于cmp的传播延迟和栅驱动电路gate driver。
tdelay是ns级，比tgate快多了。
△ vref****有什么用？
用来分立amp和cmp的操作。
比如如果vref_d和vref_a非常接近，amp和cmp同时工作，就会带来前面讲的intrinsic output ripple。为了防止cmp的self-oscillation，这里选择△vref should be larger than the magnitude of transient output ripple in order to ensure that cmp does not respond to vripple in the steady state...amp和cmp基准电压比较点的差值△vref至少大于输出的纹波vripple。
图5是结构非常复杂的ldo整体图。
这种高端的方式怎么去确定△ vref****的值？这个值太大或太小有什么问题？
icmp1取10ua，10ua电流通过7kω电阻，产生的压降是70mv；反之，开关全闭合后，电阻为0，见图5左下角表格。
图6告诉我们△vref的calibration和avc的实现方式。
1->首先，b[0]~b[2]默认值111，△vref最大70mv，将amp和cmp两种方式明显隔开；
2->△vref calibration开始，vref_d从最接近vref_a的配置000开始，比较器开始bang-bang控制，△vref控制单元去记vcmp的震荡周期，每64个周期的下降沿产生一个短脉冲vup。b[0]~b[2]呢，在vup脉冲处加1，直至vref_d离vref_a够远，cmp环路不再工作，vcmp的震荡也结束，这就是...the minimum value at which the operation of cmp-based ldo can be separated from that of amp-based ldo in the steady state...两个环路基准电压比较点的最佳差距。
由于电源电压变化范围在2.3v~3v，idig变化范围也很大。图5中的dpgc电路通过控制mdig的尺寸大小提供不变的idig电流。
图7给出dpgc实现线路：
2位adc检测电源电压vin水平，输出结果经温度编码控制mdig的尺寸。
工作在cmp模式下的mdig处于线性区，应用线性区的管子工作i/v关系式和vin/vout值可以理论计算mdig的尺寸。
按照修正的式(10)进行理论计算，跟仿真非常接近。
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