在Vivado下如何判断芯片是多die芯片
1. 什么是ssi芯片？
ssi是stacked silicon interconnect的缩写。ssi芯片其实就是我们通常所说的多die芯片。其基本结构如下图所示。可以看到ssi芯片的基本单元是slr（super logic region），也就是我们所说的die。slr之间通过interposer“粘合”在一起。每个slr可看做一片小规模fpga。
2. 如何从芯片型号上判断fpga是否是多die芯片?
在芯片选型手册上，有如下图所示说明，根据图中红色方框标记可判断该芯片是否是ssi芯片。
3. ultrascale和ultrascale+系列有哪些芯片是ssi芯片？
总的来说，ultrascale+大部分都是多die芯片，如下图所示。图中还可以看到每个芯片所包含的slr的个数以及每个slr的大小。slr的大小以时钟区域（clock region）衡量，例如，vu5p有两个slr，每个slr的宽度为6，高度为5，所以共有6x5也就是30个clock region。同时，还可以看到每个slr的大小是一致的。
图片来源：table 19，ds890
4. 在vivado下如何判断芯片是多die芯片？
只要获知芯片的具体型号，在vivado tcl console中执行如下图所示命令即可获得该芯片所包含的slr的个数。例如，对于xcvu5p，属性slrs的返回值为2，说明该芯片有两个slr，故其是多die芯片；而对于xcvu3p，返回值为1，说明该芯片只有一个slr，故其是单die芯片。
5. 多die芯片的每个slr地位一样吗？
多die芯片的每个slr其结构基本是一致的，都包含clb、block ram、dsp和gt等。但这些slr的地位是不一样的。这其中只有一个slr是master slr。通过如下图所示的命令可获取master slr（需要在打开的工程中或dcp中执行该命令）。通常slr0为master slr。用于配置fpga的电路、dna_port和efuse_user只存在于master slr中。
6. slr之间是如何互连的？
这是多die芯片设计中的一个重要问题。slr之间通过专用布线资源sll（super long line）互连。sll的个数是有限的。以xcvu5p为例，可通过如下命令获取sll的个数。这在设计初期是非常重要的。需要根据此数值评估跨die网线个数是否合理。跨die网线过多很可能造成布线拥塞，进而影响时序收敛。
7. 跨die时钟需要特殊处理吗？
对于ssi器件，interposer上分布了专用的全局时钟走线，因此，对于跨die时钟并不需要特殊处理，同时该时钟也不会占用sll。
8. block ram和dsp48能否跨die级联？
以dsp48为例，其有专门的级联端口，例如pcout/pcin。因此，相邻的两个dsp48级联时，会使用专用的级联布线资源。但是，这种布线资源仅限于die内。类似地，block ram、carry chain等在die内可使用固有的级联布线资源。
9. 对于多die芯片，如何评估资源利用率？
器件选型阶段需要根据设计规模选择合适的芯片。这个阶段，需要根据整个设计的资源利用率确定芯片规模。一旦选定ssi器件，就要及早考虑模块划分，也就是如何将设计分配到每个die内，使每个die的资源利用率尽可能平衡，此时就要考虑每个die的资源利用率，避免出现某个die某一资源利用率过高以至于出现拥塞，而另一个die该资源利用率偏低的情形。这一工作要在设计初期完成，本质上就是要设计好合理的数据流，从而达到两个目的：每个die的资源利用率比较均衡；跨die网线个数合理。
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2. 如何从芯片型号上判断fpga是否是多die芯片?
在芯片选型手册上，有如下图所示说明，根据图中红色方框标记可判断该芯片是否是ssi芯片。
3. ultrascale和ultrascale+系列有哪些芯片是ssi芯片？
总的来说，ultrascale+大部分都是多die芯片，如下图所示。图中还可以看到每个芯片所包含的slr的个数以及每个slr的大小。slr的大小以时钟区域（clock region）衡量，例如，vu5p有两个slr，每个slr的宽度为6，高度为5，所以共有6x5也就是30个clock region。同时，还可以看到每个slr的大小是一致的。
图片来源：table 19，ds890
4. 在vivado下如何判断芯片是多die芯片？
只要获知芯片的具体型号，在vivado tcl console中执行如下图所示命令即可获得该芯片所包含的slr的个数。例如，对于xcvu5p，属性slrs的返回值为2，说明该芯片有两个slr，故其是多die芯片；而对于xcvu3p，返回值为1，说明该芯片只有一个slr，故其是单die芯片。
5. 多die芯片的每个slr地位一样吗？
多die芯片的每个slr其结构基本是一致的，都包含clb、block ram、dsp和gt等。但这些slr的地位是不一样的。这其中只有一个slr是master slr。通过如下图所示的命令可获取master slr（需要在打开的工程中或dcp中执行该命令）。通常slr0为master slr。用于配置fpga的电路、dna_port和efuse_user只存在于master slr中。
6. slr之间是如何互连的？
这是多die芯片设计中的一个重要问题。slr之间通过专用布线资源sll（super long line）互连。sll的个数是有限的。以xcvu5p为例，可通过如下命令获取sll的个数。这在设计初期是非常重要的。需要根据此数值评估跨die网线个数是否合理。跨die网线过多很可能造成布线拥塞，进而影响时序收敛。
7. 跨die时钟需要特殊处理吗？
对于ssi器件，interposer上分布了专用的全局时钟走线，因此，对于跨die时钟并不需要特殊处理，同时该时钟也不会占用sll。
8. block ram和dsp48能否跨die级联？
以dsp48为例，其有专门的级联端口，例如pcout/pcin。因此，相邻的两个dsp48级联时，会使用专用的级联布线资源。但是，这种布线资源仅限于die内。类似地，block ram、carry chain等在die内可使用固有的级联布线资源。
9. 对于多die芯片，如何评估资源利用率？
器件选型阶段需要根据设计规模选择合适的芯片。这个阶段，需要根据整个设计的资源利用率确定芯片规模。一旦选定ssi器件，就要及早考虑模块划分，也就是如何将设计分配到每个die内，使每个die的资源利用率尽可能平衡，此时就要考虑每个die的资源利用率，避免出现某个die某一资源利用率过高以至于出现拥塞，而另一个die该资源利用率偏低的情形。这一工作要在设计初期完成，本质上就是要设计好合理的数据流，从而达到两个目的：每个die的资源利用率比较均衡；跨die网线个数合理。
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