赛灵思 FPGA的配置与JTAG（一）
最近自己做了一块fpga板子，不慎将prom的两根引脚连错，导致在配置时无法正确识别prom的型号，颠三倒四地排除了一个星期问题最终幸运解决。之后感叹自己实在是不小心，导致如此低级错误，不过排错过程倒是逼着我把xinlin配置和jtag相关的文档好好研究了一番，结合自己板子的错误，颇有感慨，特此记录，算是心得体会吧。
一、xilinx fpga的prom选择 density vccint vcco range vccj range packages jtag isp serial config. parallel config.
xcf01s 1 mbit 3.3v 1.8v - 3.3v 2.5v - 3.3v vo20/vog20 √√ ×xcf02s 2 mbit 3.3v 1.8v - 3.3v 2.5v - 3.3v vo20/vog20 √ √ ×xcf04s 4 mbit 3.3v 1.8v - 3.3v 2.5v - 3.3v vo20/vog20 √ √ ×xcf08p 8 mbit 1.8v 1.5v - 3.3v 2.5v - 3.3v vo48/vog48 fs48/fsg48 √ √ √
xcf16p 16 mbit 1.8v 1.5v - 3.3v 2.5v - 3.3v vo48/vog48 fs48/fsg48 √ √ √
xcf32p 32 mbit 1.8v 1.5v - 3.3v 2.5v - 3.3v vo48/vog48 fs48/fsg48 √√ √
xcfxxs是早期rom，不支持速度较快的并行配置，目前已经完全可被xcfxxp系列取代，并且xcfxxp还带有内部振荡器。
系列内具体型号的选择要看你的fpga型号，关键在于生成的bit文件大小，不能大于prom的容量。具体的fpga推荐搭配的prom可参见相关的芯片资料，或者prom资料。值得一提的是一些大片子生成的文件可能会大于32m，这个时候必须要采用两片或以上的prom级联起来才够用，具体连接后面再说。
二、fpga配置方式 目前spartan6、vertex6系列fpga可以支持多种配置方式：从配置时钟的来源可分为：master modes、slave modes，从数据读取方式可分为：parallel、serial modes。这样排列组合以下就有如下配置方式：master serial、slave serial、slave parallel、master parallel另外spartan 6等新片子还支持一种selectmap 模式，也可以分为master selectmap和slave selectmap两种，这次并没有尝试这两种新式的配置方式，所以没有发言权，所以这两种方式具体的特点参见相关datasheet：ug380等。另外还可以采用jtag方式在线配置，不过掉电程序是不能保留的。
下面详细讲主串方式，如图是主串方式的连接图：
[[wysiwyg_imageupload:158:]]
主串方式是把fpga、prom等器件依照jtag的标准，串接在同一个链路中，其中串接的含义是jtag的tdi连接第一个器件的tdi，第一个器件的tdo又连接下一个器件的tdi，直到最后一个器件的tdo又连回到jtag接口的tdo。这样就形成一个链状的回路，称为jtag链路。其余两根线tms（test mode select.）、tck（test clock）则分别与每个器件相连。这里tck、tms、tdi、tdo四条线均有内部上拉，所以不需要外接上拉电阻。接口上的电源vref在datasheet上说是接vccaux，即2.5v，不过本人实际接到了3.3v也能工作，看了下网上其他人的心得以及实际测量得出该电源是为下载线里面的缓冲芯片hc244供电的，因此只要是能符合它的电平要求2.5～5v理论上都是可以工作的。在正确连接了这些引脚以后，利用jtag便可以识别链路上的芯片了。本人设计的板子在工作在主从模式下，经过jtag识别到了fpga芯片但是无法识别prom，且读取的idcode全为“1”。在排除芯片问题之后，出问题的可能性就集中在这四根线上，结果发现prom的tdi和tck接反，导致无时钟输入，这样就解释得通了，改正过后果然一切正常了。
另外fpga上还有两个比较重要的引脚：m0、m1，这两个引脚的高低电平组合不同代表了不同模式的选择，以spartan6为例具体如下：
configuration mode m[1:0] bus width cclk directionmaster serial/spi 01 1, 2, 4 outputmaster selectmap/bpi 00 8, 16 outputjtag xx 1 input (tck)slave selectmap 10 8, 16 inputslave serial 11 1 input
所以这里m1接地，m0接高电平,采用主串模式读取。
当m0、m1引脚配置无误之后fpga在上电时就可以从prom里读取数据了，此时相关的几个引脚有：cclk、intb、done、programb和din如图所示可以看到它们分别与clk、oe/reset、ce、cf、d0相连。这几个引脚的定义可以参见prom和相关型号fpga文档，作用分别是配置时钟、复位和使能、配置完成、串行数据传输。这几个引脚除了d0不需要上拉外在datasheet上都要求上拉了，不过在许多开发板上cclk信号时候不下拉的，本人尝试了未接下拉依然可以正常传输，不知这样有什么影响。
每次上电的操作时序如下：
[[wysiwyg_imageupload:159:]]
busy信号可以不接，在ce拉低和oe拉高之后开始传输数据，prom中数据传输完成之后done拉高。
主要配置流程分4个阶段：存储器清除、初始化、装入配置数据、启动器件。
基于PWM整流器仿真模型对直流侧电容取值进行分析研究
国产FPGA产品力如何？看这3家上市厂商就够了
什么是计算机软件质量保证计划规范（GB/T 12504-90
可穿戴设备在医疗领域的应用，助力医疗技术的发展
LED疯狂背后现隐忧 企业股价最高飙涨近9倍
赛灵思 FPGA的配置与JTAG（一）
纹波电压的危害_纹波电压的抑制方法
“会展+潮科技街”或成电竞破圈新姿势
MOS管的概念、结构及原理
Ansys 光学仿真设计流程详细解析
OPPO Find9最新消息：OPPO Find9六月发布！高颜值、高配置的真旗舰不容错过！
Q1季度NVIDIA PC独显市场占有率提高，AMD还需加把劲
分包机输送链斗不工作中是什么原因导致的
2024年VR/AR市场规模将达5472亿美元你信吗？
智慧医疗行业具有非常广阔的投资前景
ARM Cortex-M4中断优先级和嵌套
什么是屏蔽控制线？屏蔽控制线的使用规范
常用的十大电子元器件及相关的基础概念和知识
比特币借记卡提供商中止服务，比特币社区陷入萎缩
厦门火炬高新区 燃“兴芯”之火 向千亿集成电路产业迈进
一、xilinx fpga的prom选择 density vccint vcco range vccj range packages jtag isp serial config. parallel config.
xcf01s 1 mbit 3.3v 1.8v - 3.3v 2.5v - 3.3v vo20/vog20 √√ ×xcf02s 2 mbit 3.3v 1.8v - 3.3v 2.5v - 3.3v vo20/vog20 √ √ ×xcf04s 4 mbit 3.3v 1.8v - 3.3v 2.5v - 3.3v vo20/vog20 √ √ ×xcf08p 8 mbit 1.8v 1.5v - 3.3v 2.5v - 3.3v vo48/vog48 fs48/fsg48 √ √ √
xcf16p 16 mbit 1.8v 1.5v - 3.3v 2.5v - 3.3v vo48/vog48 fs48/fsg48 √ √ √
xcf32p 32 mbit 1.8v 1.5v - 3.3v 2.5v - 3.3v vo48/vog48 fs48/fsg48 √√ √
xcfxxs是早期rom，不支持速度较快的并行配置，目前已经完全可被xcfxxp系列取代，并且xcfxxp还带有内部振荡器。
系列内具体型号的选择要看你的fpga型号，关键在于生成的bit文件大小，不能大于prom的容量。具体的fpga推荐搭配的prom可参见相关的芯片资料，或者prom资料。值得一提的是一些大片子生成的文件可能会大于32m，这个时候必须要采用两片或以上的prom级联起来才够用，具体连接后面再说。
二、fpga配置方式 目前spartan6、vertex6系列fpga可以支持多种配置方式：从配置时钟的来源可分为：master modes、slave modes，从数据读取方式可分为：parallel、serial modes。这样排列组合以下就有如下配置方式：master serial、slave serial、slave parallel、master parallel另外spartan 6等新片子还支持一种selectmap 模式，也可以分为master selectmap和slave selectmap两种，这次并没有尝试这两种新式的配置方式，所以没有发言权，所以这两种方式具体的特点参见相关datasheet：ug380等。另外还可以采用jtag方式在线配置，不过掉电程序是不能保留的。
下面详细讲主串方式，如图是主串方式的连接图：
[[wysiwyg_imageupload:158:]]
主串方式是把fpga、prom等器件依照jtag的标准，串接在同一个链路中，其中串接的含义是jtag的tdi连接第一个器件的tdi，第一个器件的tdo又连接下一个器件的tdi，直到最后一个器件的tdo又连回到jtag接口的tdo。这样就形成一个链状的回路，称为jtag链路。其余两根线tms（test mode select.）、tck（test clock）则分别与每个器件相连。这里tck、tms、tdi、tdo四条线均有内部上拉，所以不需要外接上拉电阻。接口上的电源vref在datasheet上说是接vccaux，即2.5v，不过本人实际接到了3.3v也能工作，看了下网上其他人的心得以及实际测量得出该电源是为下载线里面的缓冲芯片hc244供电的，因此只要是能符合它的电平要求2.5～5v理论上都是可以工作的。在正确连接了这些引脚以后，利用jtag便可以识别链路上的芯片了。本人设计的板子在工作在主从模式下，经过jtag识别到了fpga芯片但是无法识别prom，且读取的idcode全为“1”。在排除芯片问题之后，出问题的可能性就集中在这四根线上，结果发现prom的tdi和tck接反，导致无时钟输入，这样就解释得通了，改正过后果然一切正常了。
另外fpga上还有两个比较重要的引脚：m0、m1，这两个引脚的高低电平组合不同代表了不同模式的选择，以spartan6为例具体如下：
configuration mode m[1:0] bus width cclk directionmaster serial/spi 01 1, 2, 4 outputmaster selectmap/bpi 00 8, 16 outputjtag xx 1 input (tck)slave selectmap 10 8, 16 inputslave serial 11 1 input
所以这里m1接地，m0接高电平,采用主串模式读取。
当m0、m1引脚配置无误之后fpga在上电时就可以从prom里读取数据了，此时相关的几个引脚有：cclk、intb、done、programb和din如图所示可以看到它们分别与clk、oe/reset、ce、cf、d0相连。这几个引脚的定义可以参见prom和相关型号fpga文档，作用分别是配置时钟、复位和使能、配置完成、串行数据传输。这几个引脚除了d0不需要上拉外在datasheet上都要求上拉了，不过在许多开发板上cclk信号时候不下拉的，本人尝试了未接下拉依然可以正常传输，不知这样有什么影响。
每次上电的操作时序如下：
[[wysiwyg_imageupload:159:]]
busy信号可以不接，在ce拉低和oe拉高之后开始传输数据，prom中数据传输完成之后done拉高。
主要配置流程分4个阶段：存储器清除、初始化、装入配置数据、启动器件。
基于PWM整流器仿真模型对直流侧电容取值进行分析研究
国产FPGA产品力如何？看这3家上市厂商就够了
什么是计算机软件质量保证计划规范（GB/T 12504-90
可穿戴设备在医疗领域的应用，助力医疗技术的发展
LED疯狂背后现隐忧 企业股价最高飙涨近9倍
赛灵思 FPGA的配置与JTAG（一）
纹波电压的危害_纹波电压的抑制方法
“会展+潮科技街”或成电竞破圈新姿势
MOS管的概念、结构及原理
Ansys 光学仿真设计流程详细解析
OPPO Find9最新消息：OPPO Find9六月发布！高颜值、高配置的真旗舰不容错过！
Q1季度NVIDIA PC独显市场占有率提高，AMD还需加把劲
分包机输送链斗不工作中是什么原因导致的
2024年VR/AR市场规模将达5472亿美元你信吗？
智慧医疗行业具有非常广阔的投资前景
ARM Cortex-M4中断优先级和嵌套
什么是屏蔽控制线？屏蔽控制线的使用规范
常用的十大电子元器件及相关的基础概念和知识
比特币借记卡提供商中止服务，比特币社区陷入萎缩
厦门火炬高新区 燃“兴芯”之火 向千亿集成电路产业迈进