采用高速串行端口的I/O bit传输比FPGA仿真有更广的适用性
作者：steve leibson, 赛灵思战略营销与业务规划总监
luis bielich所撰写的名为“zero latency multiplexing i/o for asic emulation”的xilinx应用手册xapp1217介绍了一种技术。这种技术使用一个高速的串行接口，将许多并行数据位从一个fpga移动到另一个fpga。可以实现零延迟传输，也就是将多个数据位从一个fpga瞬移到另一个fpga。当然，这里所谓的零延迟，要求fpga的系统时钟显著的慢于串行数据的波特率。这点对asic一般是试用的，同时他也可适用于其他的很多应用场合。例如在不同的板卡之间的数据传输，两个fpga的距离稍微远一点。bielich的技术可以用最小数量的i / o引脚实现多bit数据的传输，比如一个引脚。
多路复用多位超高速链路的概念非常简单，从应用手册截取了下图1，如图所示：
想要从这项技术中得到“零延迟”，必须要求串行端口波特率必须显著高于逻辑时钟频率。
赛灵思7系列、ultrascale、ultrascale+以及spartan-6所有的可编程器件的串行端口比特率是相当高的。以下是为xilinx产品serdes端口的最大比特率（单位为gbps）的表格：
图2：xilinx所有可编程设备系列最大的serdes端口速度
显然，当你拥有ultrascale和ultrascale+设备的serdes端口极端比特率时，这种位隐形传输技术会运用得非常好，但很多人会发现使用速度较慢的serdes端口，该技术同样适用。这一切都取决于你需要实现多快的位隐形传输。就比如，不是每个人都需要零延迟，但减少了i / o引脚的数量始终是方便的。
本应用手册展示了如何计算运输率以及如何计算在一个给定的系统时钟周期内你能传输的潜在有效位的个数。它还展示了如何通过使用vivado设计包来实现这种技术。同时还有其他一些相关的技巧。
click here to get application note xapp1217, “zero latency multiplexing i/o for asic emulation”
原文链接：
?copyright 2014 xilinx inc
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xapp1217-zero latency multiplexing i/o for asic emulation.pdf 1.09 mb
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