QuartusII中Tsu/Tco的约束方法
tsu/tco 在quartus ii 的报告中有两种不同含义.
1. 片内的tsu/tco 是指前级触发器的tco 和后级触发器的tsu, 一般来说都是几百ps 级别的. 可以通过“list paths”命令查看。这里的tsu/tco 主要由器件工艺决定, 工作时在受到温度,电压的影响略有变化.(如下图所示)
2. 管脚上的tsu/tco 它是保证系统famx 重要的timing 元素(如下图示). 比如: 两个芯片之间工作在100mhz, 因为100m 的周期为10ns, (现忽略pcb 走线的延迟), 如果某信号对fpga 来说是输入, 那么前级芯片的tco 加上fpga 的tsu 就不能够超过10ns. 如果某信号对于fpga 来说是输出,那么fpga 的tco 加上后级芯片的tsu 也不能够超过10ns. 只有这样,才能够保证片间通信正常。因此对fpga 的管脚进行适当的tco/tsu 的时序约束,是至关重要的timing 设计技巧.
管脚上的tsu/tco 分为以下三个部分.
1) ioe 走线的延迟. 这个延迟在管脚的tsu/tco 延迟中占有相当的比例,altera 的器件为了降低tsu/tco 在ioe 上的延迟, 专门在ioe 中设置了两种类型的触发器, 即 : fast input register(fpga 的管脚为输入时,优化tsu), fast output register(fpga 的管脚为输出时，用于优化tco)
2) 内部逻辑走线的延迟。在altera 的fpga 中, 由若干个基本资源le 构成一个lab,比如： stratix gx 是10 个le 组成一个lab. lab 横向和纵向排列形成阵列. 在fpga 中,以lab 为基本单元, 根据走线长度的不同,分为c4(表示横跨4 个lab 的走线资源),c8,c16,r4,r8,16,r24 等不同的走线资源，不同的器件支持不同的走线资源。
3) 触发器的tsu/tco 的需求,这里的tsu/tco, 这是由器件工艺决定的,最小的tsu/tco 的要求. 在实际的工作环境中,受温度,电压的变化有微小的变化.
前面提到：对fpga 的管脚进行适当的tco/tsu 的时序约束,是至关重要的timing 设计技巧.关键是在出了问题的时候,怎么去解决?
quartus ii 有四处可以对tsu/tco 进行约束.
1. 全局时序约束. 在quartus ii 中执行assignments..timing setting 弹出如下界面.设计者可以根据系统fmax 的要求去约束tsu/tco.
2. 执行assignments..assignment editor 命令,得到如下界面.设计者可以根据本设计的要求,对输入/输出管脚设置tsu/tco 的约束;也可以约束内部触发器的tsu/tco 的值。(如下图所示)
3.执行assignments.. assignment editor 命令,选择”all”或者”logic options” ，对管脚进行tsu/tco 的约束.
在”to” 选择对应的管脚,在assignment name 中选择”fast input register” 来约束tsu, 选择”fast output register” 来约束tco. 这也是逻辑工程师通常说的: 为减少tsu/tco 的值，放到ioe 中.
4. 修改布线后的底层电路.
执行processing..compilation report 命令. 在resource section..input pins/output pins 中
选中对应的输入输出管脚(如下图所示).
执行locate..locate to chip editor 命令.得到如下界面.
选中的管脚在chip editor 中已经被highlight( 如上图所示). 双击highlight 的的管脚,得到下图界面.
这里的参数就是该管脚在布线后所有的参数,并不是每个参数都可以修改.比如: 对lvds 电平标准,current strength 就不能够修改等.对于lvttl 电平标准,current strength 就有2,4,8,16,24ma 可以修改.
设计者可以根据设计的需求来enable 或者disable fast input register/fast output register 属性，可以修改输入管脚到逻辑阵列的延迟和输出管脚到逻辑阵列的延迟等.
修改完成后，这时不能够再编程工程,只需要执行processing..start..start assembler 更新编程sof 文件和pof 文件即可。
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2. 管脚上的tsu/tco 它是保证系统famx 重要的timing 元素(如下图示). 比如: 两个芯片之间工作在100mhz, 因为100m 的周期为10ns, (现忽略pcb 走线的延迟), 如果某信号对fpga 来说是输入, 那么前级芯片的tco 加上fpga 的tsu 就不能够超过10ns. 如果某信号对于fpga 来说是输出,那么fpga 的tco 加上后级芯片的tsu 也不能够超过10ns. 只有这样,才能够保证片间通信正常。因此对fpga 的管脚进行适当的tco/tsu 的时序约束,是至关重要的timing 设计技巧.
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1) ioe 走线的延迟. 这个延迟在管脚的tsu/tco 延迟中占有相当的比例,altera 的器件为了降低tsu/tco 在ioe 上的延迟, 专门在ioe 中设置了两种类型的触发器, 即 : fast input register(fpga 的管脚为输入时,优化tsu), fast output register(fpga 的管脚为输出时，用于优化tco)
2) 内部逻辑走线的延迟。在altera 的fpga 中, 由若干个基本资源le 构成一个lab,比如： stratix gx 是10 个le 组成一个lab. lab 横向和纵向排列形成阵列. 在fpga 中,以lab 为基本单元, 根据走线长度的不同,分为c4(表示横跨4 个lab 的走线资源),c8,c16,r4,r8,16,r24 等不同的走线资源，不同的器件支持不同的走线资源。
3) 触发器的tsu/tco 的需求,这里的tsu/tco, 这是由器件工艺决定的,最小的tsu/tco 的要求. 在实际的工作环境中,受温度,电压的变化有微小的变化.
前面提到：对fpga 的管脚进行适当的tco/tsu 的时序约束,是至关重要的timing 设计技巧.关键是在出了问题的时候,怎么去解决?
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1. 全局时序约束. 在quartus ii 中执行assignments..timing setting 弹出如下界面.设计者可以根据系统fmax 的要求去约束tsu/tco.
2. 执行assignments..assignment editor 命令,得到如下界面.设计者可以根据本设计的要求,对输入/输出管脚设置tsu/tco 的约束;也可以约束内部触发器的tsu/tco 的值。(如下图所示)
3.执行assignments.. assignment editor 命令,选择”all”或者”logic options” ，对管脚进行tsu/tco 的约束.
在”to” 选择对应的管脚,在assignment name 中选择”fast input register” 来约束tsu, 选择”fast output register” 来约束tco. 这也是逻辑工程师通常说的: 为减少tsu/tco 的值，放到ioe 中.
4. 修改布线后的底层电路.
执行processing..compilation report 命令. 在resource section..input pins/output pins 中
选中对应的输入输出管脚(如下图所示).
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选中的管脚在chip editor 中已经被highlight( 如上图所示). 双击highlight 的的管脚,得到下图界面.
这里的参数就是该管脚在布线后所有的参数,并不是每个参数都可以修改.比如: 对lvds 电平标准,current strength 就不能够修改等.对于lvttl 电平标准,current strength 就有2,4,8,16,24ma 可以修改.
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