赛灵思应用简介
xapp1206：利用neon提高zynq-7000 ap soc上的软件性能
一般来说，cpu需要一个接一个地执行指令和进程数据。设计人员通常使用高时钟频率来实现高性能，但是半导体技术在此项技术上存在极限。并行计算是下一个提高cpu数据处理能力的典型策略。单指令多数据(simd)技术使得在一个或几个cpu周期内处理多个数据成为可能。neon是赛灵思zynq-7000 all programmable soc所采用的双核arm cortex-a9处理器中的高级simd引擎。neon专门用来对大数据集进行并行数据计算，有效利用该技术可以提高设计的软件性能。
在本应用指南中，作者haoliang qin介绍了四种利用cortex-a9处理器内核上的neon 提高软件性能和缓存效率的方法，这四种方法分别是：优化汇编码、使用neon intrinsics、使用针对neon优化的函数库以及使用针对编译器优化的自动向量化。此外，他还详细介绍了改善cpu、缓存和主存储器之间数据交换的方法。
软件优化是一个复杂的话题。qin表示，要实现最佳硬件性能，必须同时使用所有这些技术，并在它们之间取得最佳平衡。
xapp1208：逻辑中的bitslip
赛灵思ultrascale器件中的i/o逻辑是指位于i/o缓冲器和通用互联之间的专用i/o处理组件。相对此前器件系列而言，ultrascale器件中的i/o逻辑设置可提供更快速的i/o处理、更低的抖动以及更多的功能。但是，它省略了7系列和virtex-6 fpgai/o逻辑中的一些可用功能，如bitslip。
由marc defossez撰写的本应用指南介绍了在通用互联中实现的可用在ultrascale器件及此前器件架构中的bitslip解决方案。本参考设计实现了bitslip功能，并通过若干附加选项扩展了基本功能。
bitslip参考设计执行的功能与7 系列和virtex-6 fpga的iserdes中嵌入的固有bitslip功能相同，但是，该参考设计提供的一些额外选项是基于7 系列和virtex-6 fpga器件的解决方案中所没有的，因而超越了后者。当这个设计中的功能需要用在7系列或virtex-6 fpga设计中时，必须使用通用互联。因此，bitslip参考设计可满足先前器件系列中bitslip的要求和目标。
xapp1203：在zynq-7000 ap soc上实现信号处理ip，以对xadc采样进行后处理
本应用指南是白皮书《在赛灵思all programmable器件中有效实现模拟信号处理功能》(wp442)的后续配套文章，给出了简单易用的设计流程，以便利用赛灵思all programmable抽象在赛灵思fpga和all programmable soc中实现模拟信号处理功能。作者mrinal j. sarmah和cathal murphy在书中详细描述了如何利用白皮书中介绍的概念在zynq-7000 all programmable soc上轻松构建信号处理ip核与完整的混合信号系统。
本应用指南演示了如何对来自模数转换器的采样进行后处理，以便以低成本方式滤除环境噪声。所用的设计模块是基于dsp模块（支持标准axi接口）的轻量级解决方案。读者可在他们自己的设计中重用这些ip核，并作为xadc采样的后处理方法。基于vivado ip integrator的设计流程可在基于原理图的环境下简化重用过程，使设计人员在该环境下不必处理底层rtl。
xapp1205：利用zynq-7000 all programmable soc和ip integrator设计高性能视频系统
对于赛灵思zynq-7000 all programmable soc这样的高端处理平台，客户希望充分利用器件中的处理系统(ps)和可用的定制外设。针对该理念的实例为一种具有多条视频流水线的系统，其中，在处理器访问存储器的同时，可将现场视频流写入存储器（输入），将存储器的内容送到现场视频流（输出）。由james lucero和bob slous撰写的本应用指南涵盖相应设计原则，以便从zynq soc存储器接口、可编程逻辑(pl)中实现的axi主接口以及arm cortex-a9处理器中获得高性能。.
对于视频流，最差情况时延要确保不丢失或破坏数据帧。为了在pl中提供具有更低时延的高速axi主接口，并直接访问zynq-7000 soc存储器接口，需要连接到高性能(hp)接口。zynq soc包含四个hp接口，均为针对高吞吐量而设计的64位或32位axi3从接口。
该设计使用四个axi视频直接存储器访问(vdma)内核同步移动8个视频流（4个发送视频流和4个接收视频流），所有视频流均为1920 x 1080p格式，60hz刷新率，每像素多达24个数据位。每个axi视频dma内核均采用视频定时控制器(vtc)内核建立必要的视频定时信号，内核由视频测试模式发生器(tpg)驱动。每个axi视频dma内核读取的数据被送到一个共用的视频屏幕显示(osd)内核，该内核可将多个视频流多路复用或重叠为单个输出视频流。板载hdmi视频显示接口由视频屏幕显示内核的输出和附加的ip核驱动。
该设计采用axi性能监视器内核捕捉性能数据。所有4个axi视频dma内核都通过axi互联连接到4个独立的hp接口，并受cortex-a9处理器的控制。该系统使用70%的存储器控制器带宽。该参考设计适用于zynq soc zc702评估板。
xapp1091：在kintex-7 fpga中实现实时视频引擎2.0
在广播视频领域，不同格式的视频内容流经过采集、处理、分配和使用等不同操作。为了正确存档、分配和显示内容，视频信号经常需要通过适当的格式转换进行正确处理。例如，为了在全高清(fhd)lcd屏幕上正确显示ntsc/pal信号，必须执行一系列去隔行、缩放、色度上采样、颜色校正以及α混合操作。
本应用指南利用最新的赛灵思kintex-7 fpga架构提供真正可扩展的视频处理器参考设计，以满足多数据流/多流水线视频处理需求。作者bob feng和kavoos hedayati针对的是多画面监控器显示器、视频开关和多通道视频路由器以及多数据流上变频器和下变频器等应用。
xapp1095：在赛灵思zynq-7000 all programmable soc中实现实时视频引擎2.1
另一个以视频为导向的应用指南利用最新的zynq-7000 all programmable soc架构提供真正可扩展的视频处理器参考设计，以满足多数据流/多流水线视频处理需求。此外，它还提供用以创建差异化内容的图形渲染功能。该设计针对的是多画面监控器显示器、视频开关和多通道视频路由器以及多数据流上变频器和下变频器等应用。
作者bob feng表示，他们的目标是提供针对多种视频应用的高度可论证的广播质量视频处理参考设计。实时视频引擎参考设计2.1版本(rtve 2.1)可提供一种在linux v3.3下使用api的图形渲染平台，具有qt图形环境并可执行可扩展的视频处理功能。
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在本应用指南中，作者haoliang qin介绍了四种利用cortex-a9处理器内核上的neon 提高软件性能和缓存效率的方法，这四种方法分别是：优化汇编码、使用neon intrinsics、使用针对neon优化的函数库以及使用针对编译器优化的自动向量化。此外，他还详细介绍了改善cpu、缓存和主存储器之间数据交换的方法。
软件优化是一个复杂的话题。qin表示，要实现最佳硬件性能，必须同时使用所有这些技术，并在它们之间取得最佳平衡。
xapp1208：逻辑中的bitslip
赛灵思ultrascale器件中的i/o逻辑是指位于i/o缓冲器和通用互联之间的专用i/o处理组件。相对此前器件系列而言，ultrascale器件中的i/o逻辑设置可提供更快速的i/o处理、更低的抖动以及更多的功能。但是，它省略了7系列和virtex-6 fpgai/o逻辑中的一些可用功能，如bitslip。
由marc defossez撰写的本应用指南介绍了在通用互联中实现的可用在ultrascale器件及此前器件架构中的bitslip解决方案。本参考设计实现了bitslip功能，并通过若干附加选项扩展了基本功能。
bitslip参考设计执行的功能与7 系列和virtex-6 fpga的iserdes中嵌入的固有bitslip功能相同，但是，该参考设计提供的一些额外选项是基于7 系列和virtex-6 fpga器件的解决方案中所没有的，因而超越了后者。当这个设计中的功能需要用在7系列或virtex-6 fpga设计中时，必须使用通用互联。因此，bitslip参考设计可满足先前器件系列中bitslip的要求和目标。
xapp1203：在zynq-7000 ap soc上实现信号处理ip，以对xadc采样进行后处理
本应用指南是白皮书《在赛灵思all programmable器件中有效实现模拟信号处理功能》(wp442)的后续配套文章，给出了简单易用的设计流程，以便利用赛灵思all programmable抽象在赛灵思fpga和all programmable soc中实现模拟信号处理功能。作者mrinal j. sarmah和cathal murphy在书中详细描述了如何利用白皮书中介绍的概念在zynq-7000 all programmable soc上轻松构建信号处理ip核与完整的混合信号系统。
本应用指南演示了如何对来自模数转换器的采样进行后处理，以便以低成本方式滤除环境噪声。所用的设计模块是基于dsp模块（支持标准axi接口）的轻量级解决方案。读者可在他们自己的设计中重用这些ip核，并作为xadc采样的后处理方法。基于vivado ip integrator的设计流程可在基于原理图的环境下简化重用过程，使设计人员在该环境下不必处理底层rtl。
xapp1205：利用zynq-7000 all programmable soc和ip integrator设计高性能视频系统
对于赛灵思zynq-7000 all programmable soc这样的高端处理平台，客户希望充分利用器件中的处理系统(ps)和可用的定制外设。针对该理念的实例为一种具有多条视频流水线的系统，其中，在处理器访问存储器的同时，可将现场视频流写入存储器（输入），将存储器的内容送到现场视频流（输出）。由james lucero和bob slous撰写的本应用指南涵盖相应设计原则，以便从zynq soc存储器接口、可编程逻辑(pl)中实现的axi主接口以及arm cortex-a9处理器中获得高性能。.
对于视频流，最差情况时延要确保不丢失或破坏数据帧。为了在pl中提供具有更低时延的高速axi主接口，并直接访问zynq-7000 soc存储器接口，需要连接到高性能(hp)接口。zynq soc包含四个hp接口，均为针对高吞吐量而设计的64位或32位axi3从接口。
该设计使用四个axi视频直接存储器访问(vdma)内核同步移动8个视频流（4个发送视频流和4个接收视频流），所有视频流均为1920 x 1080p格式，60hz刷新率，每像素多达24个数据位。每个axi视频dma内核均采用视频定时控制器(vtc)内核建立必要的视频定时信号，内核由视频测试模式发生器(tpg)驱动。每个axi视频dma内核读取的数据被送到一个共用的视频屏幕显示(osd)内核，该内核可将多个视频流多路复用或重叠为单个输出视频流。板载hdmi视频显示接口由视频屏幕显示内核的输出和附加的ip核驱动。
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本应用指南利用最新的赛灵思kintex-7 fpga架构提供真正可扩展的视频处理器参考设计，以满足多数据流/多流水线视频处理需求。作者bob feng和kavoos hedayati针对的是多画面监控器显示器、视频开关和多通道视频路由器以及多数据流上变频器和下变频器等应用。
xapp1095：在赛灵思zynq-7000 all programmable soc中实现实时视频引擎2.1
另一个以视频为导向的应用指南利用最新的zynq-7000 all programmable soc架构提供真正可扩展的视频处理器参考设计，以满足多数据流/多流水线视频处理需求。此外，它还提供用以创建差异化内容的图形渲染功能。该设计针对的是多画面监控器显示器、视频开关和多通道视频路由器以及多数据流上变频器和下变频器等应用。
作者bob feng表示，他们的目标是提供针对多种视频应用的高度可论证的广播质量视频处理参考设计。实时视频引擎参考设计2.1版本(rtve 2.1)可提供一种在linux v3.3下使用api的图形渲染平台，具有qt图形环境并可执行可扩展的视频处理功能。
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