如何从时序分析中排除跨时钟域路径？
解决方案 1
要从时序分析删除一组路径，如果您确定这些路径不会影响时序性能（false 路径），可用from-to 约束以及时序忽略 (tig) 关键字。这种方法要指定时序忽略 (tig) 约束，应按如下定义：
为源寄存器集合创建一个时间组 为目的寄存器集合创建一个时间组 用含有tig 关键字的from-to 约束，删除上述两个组之间的路径 以下给出 dcm/pll/mmcm 的使用实例；假设 clk_in 是 dcm/pll/mmcm 的输入时钟而clk_0、clk_90、clk_180 是输出时钟：
net clk_in tnm_net = clk_in_grp; net clk_0 tnm_net = clk0_grp; net clk_90 tnm_net = clk90_grp; net clk_180 tnm_net = clk180_grp; timespec ts_clk_in = period clk_in_grp 10ns high;
1.假定信号 clk_in 还驱动dcm/pll/mmcm之外的其他同步元件
timegrp clk_out_grp = clk0_grp clk90_grp clk180_grp; timespec ts_01 = from clk_in_grp to clk_out_grp tig; timespec ts_02 = from clk_out_grp to clk_in_grp tig;
这些约束忽略 dcm/pll/mmcm 输入时钟和输出时钟之间的跨时钟域路径。
2.假定信号 ckl_in 只驱动 dcm/pll/mmcm
timespec ts_01 = from clk0_grp to clk90_grp tig; timespec ts_02 = from clk0_grp to clk180_grp tig; timespec ts_03 = from clk90_grp to clk0_grp tig; timespec ts_04 = from clk90_grp to clk180_grp tig; timespec ts_05 = from clk180_grp to clk0_grp tig; timespec ts_06 = from clk180_grp to clk90_grp tig;
这些约束忽略 dcm/pll/mmcm 所有输出时钟的跨域路径。
解决方案 2
此外，您也可在 ucf 中为 dcm/pll/mmcm 输出时钟手动添加不相关的 period 约束，而不是采用自动传递。只要不施加相关的 period 约束，工具就不会分析时钟跨域路径。查看以下范例。
自动传递：
net clk_in tnm_net = clk_in_grp; timespec ts_clk_in = period clk_in_grp 10ns high; timespec ts_clk0 = period clk0 ts_clk_in high; (note 1) timespec ts_clk90 = period clk90 ts_clk_in phase + 2.5 ns high; (note 1) timespec ts_clk180 = period clk180 ts_clk_in phase + 5 ns high; (note 1)
注 1：这些约束可自动传递到输出时钟。
手动添加不相关的 period 约束：
timespec ts_clk0 = period clk0 10 ns high; timespec ts_clk90 = period clk90 10 ns high; timespec ts_clk180 = period clk180 10 ns high;
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net clk_in tnm_net = clk_in_grp; net clk_0 tnm_net = clk0_grp; net clk_90 tnm_net = clk90_grp; net clk_180 tnm_net = clk180_grp; timespec ts_clk_in = period clk_in_grp 10ns high;
1.假定信号 clk_in 还驱动dcm/pll/mmcm之外的其他同步元件
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这些约束忽略 dcm/pll/mmcm 输入时钟和输出时钟之间的跨时钟域路径。
2.假定信号 ckl_in 只驱动 dcm/pll/mmcm
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这些约束忽略 dcm/pll/mmcm 所有输出时钟的跨域路径。
解决方案 2
此外，您也可在 ucf 中为 dcm/pll/mmcm 输出时钟手动添加不相关的 period 约束，而不是采用自动传递。只要不施加相关的 period 约束，工具就不会分析时钟跨域路径。查看以下范例。
自动传递：
net clk_in tnm_net = clk_in_grp; timespec ts_clk_in = period clk_in_grp 10ns high; timespec ts_clk0 = period clk0 ts_clk_in high; (note 1) timespec ts_clk90 = period clk90 ts_clk_in phase + 2.5 ns high; (note 1) timespec ts_clk180 = period clk180 ts_clk_in phase + 5 ns high; (note 1)
注 1：这些约束可自动传递到输出时钟。
手动添加不相关的 period 约束：
timespec ts_clk0 = period clk0 10 ns high; timespec ts_clk90 = period clk90 10 ns high; timespec ts_clk180 = period clk180 10 ns high;
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