Xilinx可编程逻辑器件设计与开发（基础篇）连载23：Spartan
5.1.4 bram（block ram）模块
virtex-6中嵌入bram，大大拓展了fpga的应用范围和应用的灵活性。bram可被配置为单端口ram、双端口ram、内容地址存储器（cam）以及fifo等常用存储结构。
virtex-6中的bram是双端口ram，每个bram存储36kbit数据，支持写和读同步操作，两个端口对称且完全独立，共享存储的数据，可以改变每个端口的位宽和深度。36kbit可配置成64k×1（和相邻36kbit bram级联）、32k×1、16k×2、8k×4、4k×9、2k×18、1k×36或512×72的简单双口ram；每个18kbit的bram也可配置成16k×1、8k×2、4k×4、2k×9、1k×18或512×36的简单双口ram。存储器内容可在配置比特流时设置。bram在写操作过程中，它的输出数据可以编程设置，或者是保持输出数据不变，或者反映正在写入的新数据，或者是正在被覆盖的旧数据。
一、 双端口ram和单端口ram 全双口36kb bram有36kb的存储空间和两个独立的访问口：a口和b口。类似地，每个18kbit ram包含一个18kbit存储空间和2个全独立的访问口：a口和b口。结构是全对称的，数据可以写入其中的一个口或者两个，也可以从一个或者两个口读出。写操作是同步的，每个口有自己单独的地址、数据输入、数据输出、时钟、时钟允许和写允许信号。读操作也是同步的，并需要一个时钟边沿。
需要注意的是，当两个端口同时对同一个地址进行操作的时候，由于双端口ram内部没有专门的监控逻辑，因此需要用户自己控制两个时钟，以避免冲突。两个端口同时对同一个地址的写操作虽然不会损坏该物理空间，但可能导致数据错误。
双端口ram和单端口ram的原语如表5-10所示，可在hdl代码中直接例化。
表5-10 单端口ram原语
二、 fifo virtex-6的bram中的专用逻辑让用户能够轻松地实现同步或异步fifo。这样就不必为计数器、比较器或状态标记的生成使用其他clb逻辑。
virtex-6中，fifo 可配置成18kbit 和36kbit 存储空间，对于18kbit 的fifo，支持4k ×4、2k×9、1k×18 和512×36；对于36kbit 的fifo，支持8k×4、4k×9、2k×18、1k×36 和512×72。
三、 ecc 内置纠错 当使用virtex-6 中的ramb36e1（spp 模式）或者36kbit fifo（fifo36e1）时，可以使能其中的ecc 纠错功能。ecc 占用72 位宽，其中64 位数据，8 位汉明码，它可以产生汉明位并纠正输出的数据错误，但不会纠正存储器内容。另外，它还可以输出错误位置的地址。
在写操作过程生成八个保护位（eccparity），与64 位数据一起存到存储器中。这些eccparity 位在每次读操作过程中用来纠正任意单位元错误或检测（但不纠正）任意双位元错误。
在读操作过程中，72 位数据从存储器读出并馈入ecc 解码器。ecc 解码器生成两个输出状态（sbiterr 和dbiterr），用来指示三种可能的读操作结果：无错误、已纠正单位元错误、检测到双位元错误等。在标准ecc 模式下，读操作不纠正存储器阵列中的错误，仅仅将已经纠正的数据送到do。为了改善fmax，可以将由do_reg 属性控制的可选寄存器用于数据输出（do）、sbiterr 和dbiterr。
virtex-6 中的ecc 还增加了一个新的功能，能回读当前数据输出对应的存储地址，支持修复错位的数据位或者将该地址设置成无效。
virtex-6 bram 模块的详细资料请参考附带光盘上的《virtex-6 bram 用户手册》。
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一、 双端口ram和单端口ram 全双口36kb bram有36kb的存储空间和两个独立的访问口：a口和b口。类似地，每个18kbit ram包含一个18kbit存储空间和2个全独立的访问口：a口和b口。结构是全对称的，数据可以写入其中的一个口或者两个，也可以从一个或者两个口读出。写操作是同步的，每个口有自己单独的地址、数据输入、数据输出、时钟、时钟允许和写允许信号。读操作也是同步的，并需要一个时钟边沿。
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双端口ram和单端口ram的原语如表5-10所示，可在hdl代码中直接例化。
表5-10 单端口ram原语
二、 fifo virtex-6的bram中的专用逻辑让用户能够轻松地实现同步或异步fifo。这样就不必为计数器、比较器或状态标记的生成使用其他clb逻辑。
virtex-6中，fifo 可配置成18kbit 和36kbit 存储空间，对于18kbit 的fifo，支持4k ×4、2k×9、1k×18 和512×36；对于36kbit 的fifo，支持8k×4、4k×9、2k×18、1k×36 和512×72。
三、 ecc 内置纠错 当使用virtex-6 中的ramb36e1（spp 模式）或者36kbit fifo（fifo36e1）时，可以使能其中的ecc 纠错功能。ecc 占用72 位宽，其中64 位数据，8 位汉明码，它可以产生汉明位并纠正输出的数据错误，但不会纠正存储器内容。另外，它还可以输出错误位置的地址。
在写操作过程生成八个保护位（eccparity），与64 位数据一起存到存储器中。这些eccparity 位在每次读操作过程中用来纠正任意单位元错误或检测（但不纠正）任意双位元错误。
在读操作过程中，72 位数据从存储器读出并馈入ecc 解码器。ecc 解码器生成两个输出状态（sbiterr 和dbiterr），用来指示三种可能的读操作结果：无错误、已纠正单位元错误、检测到双位元错误等。在标准ecc 模式下，读操作不纠正存储器阵列中的错误，仅仅将已经纠正的数据送到do。为了改善fmax，可以将由do_reg 属性控制的可选寄存器用于数据输出（do）、sbiterr 和dbiterr。
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