基于FPGA异步串行通信接口模块设计与实现
摘 要：在基于fpga芯片的工程实践中，经常需要fpga与上位机或其他处理器进行通信，为此设计了用于短距离通信的uart接口模块。该模块的程序采用vhdl语言编写，模块的核心发送和接收子模块均采用有限状态机设计，详述了各子模块的设计思路和方法，给出了它们的仿真时序图。综合实现后，将程序下载到fpga芯片中，运行正确无误。又经长时间发送和接收测试，运行稳定可靠。相对参数固定的设计，该uart的波特率、数据位宽、停止位宽、校验位使能及校验模式选择均可以在线设置，为fpga与其他设备的通信提供了一种可靠途径，具备较强的实用价值。
０ 引言 通用异步收发器（ｕｎｉｖｅｒｓａｌ ａｓｙｎｃｈｒｏｎｏｕｓ ｒｅｃｅｉｖｅｒｔｒａｎｓｍｉｔｔｅｒ，ｕａｒｔ）尽管自２０世纪７０年代就已出现，但因其简单可靠，目前仍是一种使用广泛的串行通信接口。各种微处理器，不论是单片机，还是ｄｓｐ、ａｒｍ，ｕａｒｔ都是基本外围模块。许多场合如系统监控、数据采集都要用到串口通信［１－３］，甚至要用多个串口，如开发串口服务器［４－６］。此时通常采用专用芯片，如１６ｃ５５４、ｖｋ３２２４等扩展串口。专用芯片使用简单，然而缺乏灵活性，同时专用芯片集成的串口数量也有限，有时需使用多个芯片才能满足要求［５］，增加了系统的复杂度，降低了可靠性。
ｆｐｇａ（ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）作为一种可编程芯片，其资源丰富、工作效率高，常用于高速数据采集、算法的高速并行执行［７－８］。用户可通过硬件描述语言或电路原理图，设计出个性化的高性能电路模块，具有设计灵活，升级方便的优点。
在基于ｆｐｇａ的工程实践中，常需要其与串口设备通信，但在ｘｉｌｉｎｘ现有的开发环境ｉｓｅ中没有相关的ｉｐ核。目前也有使用ｆｐｇａ设计ｕａｒｔ的例子［９－１３］后，但有的参数固定，缺乏通用性。本文设计和实现了参数可在线配置的ｕａｒｔ接口模块，为ｆｐｇａ与其他设备通信提供了一种可靠途径。
１ ｕａｒｔ串行通信简介 标准的ｒｓ２３２接口常采用ｄｂ－９连接器，其有２根数据线，６根控制线，１根信号地线。本文设计的ｕａｒｔ符合ｒｓ２３２串行通信标准，但在实际中，ｒｓ２３２标准中诸多控制信号使用较少，故文中的ｕａｒｔ只使用其中的３根信号线，即ｔｘｄ、ｒｘｄ和信号地，这也是很多微处理器ｕａｒｔ模块所采用的信号线。
ｕａｒｔ属于异步通信接口，通信双方需约定好波特率。国际上规定了一系列标准的波特率，如９ ６００ｂ／ｓ、１９ ２００ｂ／ｓ、１１５ ２００ｂ／ｓ等。ｕａｒｔ每一数据帧，依次由起始位（１位）、数据位（５～８位），奇偶校验位（可选的１位）以及停止位（１～２位）组成。其中数据位部分是从最低位先开始传送的；奇偶校验位是对１帧数据中的数据部分和校验位计算，使‘１’的个数满足奇数个或偶数个。当ｕａｒｔ空闲时，收发引脚ｒｘｄ与ｔｘｄ均是高电平。一旦需要发送数据，则首先向ｔｘｄ引脚输出低电平作为起始位，表示１帧数据的开始。而在接收数据时，检测到起始位将启动一次数据接收流程。
２ 系统设计 本文设计的ｕａｒｔ通信接口主要由波特率产生模块、发送模块、接收模块以及微处理器接口模块组成。各模块使用ｖｈｄｌ语言来表述，模块之间的信号连接是通过顶层文件中的元件例化语句实现。
整个设计的结构框图如图１所示。设计和实现的ｕａｒｔ通信模块主要功能如下：
１）实现了串行数据的发送和接收。
２）停止位可设置（１位或２位）。
３）可设置是否启用奇偶校验功能，以及校验模式设置即选择奇校验还是偶校验。 ４）波特率可配置。标准的波特率系列中从９ ６００～１１５ ２００ｂ／ｓ均可设置，同时还支持自定义的波特率。
５）设计了微处理器接口，通过接口可访问ｕａｒｔ内部寄存器，配置ｕａｒｔ参数，读写收发数据。
该ｕａｒｔ 通信接口包含２ 个数据缓冲寄存器（ｔｘｈｏｌｄｅｒ和ｒｘｈｏｌｄｅｒ）、３ 个控制寄存器（ｕａｒｔｃｏｎ、ｕａｒｔｂａｕｄ及ｕａｒｔｉｎｔｅｎ）、３ 个状态寄存器（ｕａｒｔｓｔａｔｅ、ｕａｒｔｅｒｒｏｒ、ｕａｒｔｉｎｔｐｅｎｄ）。考虑到需要在线更新ｕａｒｔ参数，设计ｕａｒｔｃｏｎ与ｕａｒｔｂａｕｄ为双缓冲寄存器。第一级缓冲用于存储外部处理器写入的配置数据，第二级缓冲即用于设置ｕａｒｔ内核。当ｕａｒｔ内核空闲时，才将第二级缓冲内容更新为第一级缓冲内容，防止破坏收发中的数据。
３ ｕａｒｔ各模块的设计 下面详细介绍ｕａｒｔ各模块的设计思路和方法，同时给出了主要模块的行为仿真时序图。
３．１ 波特率发生模块 波特率发生模块的作用是产生ｕａｒｔ工作所需的时钟信号，其频率定为实际波特率的１６倍。波特率发生模块本质是１个可预置初值的计数器，每当计数达到预置值时输出高电平，其余值输出低电平。
３．２ 发送模块 发送模块按照用户设置，将ｔｘｈｏｌｄｅｒ中的并行数据串行发送出去，其核心为１个有限状态机，其状态转换如图２所示。
１）ｉｄｌｅ状态
当系统上电复位之后，发送状态机即进入此状态。若不向发送缓冲器写入数据，那么ｔｘｄａｔａｖａｌｉｄ为低电平，表示发送缓冲器空，状态机始终在此状态循环等待，ｔｘｄ引脚输出高电平。
２）ｓｔａｒｔ状态
一旦向发送缓冲器ｔｘｈｏｌｄｅｒ 中写入数据，ｔｘｄａｔａｖａｌｉｄ即变为高电平。状态机由ｉｄｌｅ状态切换到ｓｔａｒｔ状态，ｔｘｄ输出低电平，输出起始位。
３）ｓｈｉｆｔ状态
１位波特时间过后，状态机无条件的转换到ｓｈｉｆｔ状态，即使能发送移位寄存器，开始将并行数据逐位右移，实现并串转换并输出到ｔｘｄ。当输出的数据个数达到ｄａｔａｂｉｔ设定的数据位宽时，便转换到ｐａｒｉｔｙ或者ｓｔｏｐ＿１ｂｔ状态，否则仍转换到该状态。
４）ｐａｒｉｔｙ状态
若数据位部分发送完毕，且奇偶校验使能位ｐａｒｉｔｙｅｎ＝‘１’时，则转换到该状态。该状态下，根据已发送的数据和选择的校验模式，发送校验位。
５）ｓｔｏｐ＿１ｂｉｔ状态
无论停止位为１位还是２位，都先转换到ｓｔｏｐ＿１ｂｉｔ状态，先输出１位停止位。由该状态转换下一状态时，次态会有多种情况。若设置了ｓｔｏｐｂｉｔ为‘１’即选择２位停止位时，次态为ｓｔｏｐ＿２ｂｉｔ；若ｓｔｏｐｂｉｔ为‘０’且发送缓冲器为空时，次态即转换到ｉｄｌｅ状态，否则转换到ｓｔａｒｔ状态开始新一轮的数据发送。
６）ｓｔｏｐ＿２ｂｉｔ状态
若选择２位停止位时，才会进入此状态。持续１个波特时间后，根据ｔｘｄａｔａｖａｌｉｄ状态，进入ｉｄｌｅ状态待命，或进入ｓｔａｒｔ状态开始新１轮的数据发送。
发送模块的行为仿真时序图如图３所示。其ｕａｒｔ参数设置为偶校验、８位数据位和１位停止位。ｔｘｃｌｋ为发送采样时钟信号，在该信号的上升沿，发送状态机状态翻转，同时数据被送到ｔｘｏｕｔ（ｔｘｄ）引脚。图中ｔｘｏｕｔ输出的数据为“００１００１１００１１”，去掉起始位、校验位和停止位后即为待发送的数据０ｘ３２。由仿真所得发送模块的时序图可知，该模块各信号仿真结果正确无误。
3.３ 接收模块 接收模块主要功能是将ｒｘｄ引脚接收到的串行数据按照配置的通信参数，提取出数据部分，存入接受缓冲器，并设置相关状态寄存器。其核心是１个接收状态机，状态转换如图４所示。
１）ｉｄｌｅ状态
复位之后，接收状态机便进入此状态等待。一旦检测到ｒｘｄ为低电平，即一帧数据的起始位，状态机立即转换到ｓｔａｒｔ状态，否则开始数据接收标志ｓｔａｒｔｂｉｔｆｌａｇ为‘０’，状态机始终停留在该状态。正确捕获到１帧数据的起始位非常重要，它起到同步接收采样时钟的作用，是正确接收１帧数据的关键。
２）ｓｔａｒｔ状态
一旦捕获到起始位，便立即转入该状态，启动一帧数据的接收流程。
３）ｓｈｉｆｔ状态
起始位之后，状态机无条件的转换到ｓｈｉｆｔ状态，即开始接收数据部分。接收到的每１位数据将逐位左移，实现串并转换。当接收到的数据个数达到ｄａｔａｂｉｔ设定的数据位宽时，即转换到ｐａｒｉｔｙ或者ｓｔｏｐ＿１ｂｔ状态。
４）ｐａｒｉｔｙ状态
当完成数据位部分的接收且奇偶校验使能位ｐａｒｉｔｙｅｎ＝‘１’时，则转入该状态。根据已接收的数据和选择的校验模式，ｕａｒｔ接收模块将检查校验结果，设置相关寄存器。
５）ｓｔｏｐ＿１ｂｉｔ状态
在该状态下，检查ｒｘｄ信号是否为高电平，否则设置错误寄存器，以表示发生了帧错误。
６）ｓｔｏｐ＿２ｂｉｔ状态
只有选择了２位停止位时，才会进入此状态。该状态下，需要更新各状态寄存器。持续１个波特的时间后，转换到ｉｄｌｅ状态待命，等待捕捉新的１帧数据的起始位。
接收模块的行为仿真时序图如图５ 所示。仍将ｕａｒｔ设置为偶校验、８位数据位，１位停止位。图中ｒｘｃｌｋ为接收采样时钟信号，该时钟同步于每１帧数据的起始位。ｒｘｃｌｋｄ８为ｒｘｃｌｋ延迟了半个周期的信号，以便在ｒｘｄ引脚每１位的中间位置采样到稳定的电平。ｒｘｉｎ（ｒｘｄ）引脚的信号在ｒｘｃｌｋｄ８上升沿被采样。图中ｒｘｉｎ串行输入的数据为“００１０１１０１００１”，与接收到的数据０ｘ５ａ 一致，且没有校验错误，接收模块各信号仿真正确无误。
３．４ 微处理器接口模块 为方便外部处理器操作，ｕａｒｔ模块提供了专门的微处理器接口信号，包括ｃｓ、ｗｒ、ｃlｋ、ａｄｄｒ 和ｄａｔａ。ｃｓ为ｕａｒｔ模块的片选信号，所有操作只有在ｃｓ为低电平才能有效，否则被忽略。ｗｒ为读写控制信号，当ｗｒ为高电平时，从ｕａｒｔ内部寄存器读取数据，否则写数据到其寄存器。ｗｒ同时还控制双向接口ｄａｔａ 的方向。当ｗｒ为高时，ｄａｔａ 被设置为输出，ｕａｒｔ内部数据被输出到ｄａｔａ 接口；而ｗｒ为低时，ｄａｔａ 被设置为输入，外部处理器可把数据输出到ｄａｔａ接口。ａｄｄｒ为地址线，用来寻址ｕａｒｔ内部寄存器。ｃｌk为读写时钟信号，所有的读写的操作均是在ｃｌｋ的上升沿完成，该模块的仿真波形如图６所示。
４ 验证测试 在ｘｉｌｉｎｘ公司的ｆｐｇａ ｘｃ３ｓ５００ｅ上综合、实现后，所设计的ｕａｒｔ通信接口模块实际只耗用了１２８个寄存器和１３４个４输入查找表，占其可用资源比例均不到１％。将程序下载到芯片中经实际运行，数据收发正确无误，实际运行结果如图７所示。
为进一步测试串口模块长期运行的稳定性与可靠性，进行了如下实验：使用串口调试软件，定时将测试数据发送给ｕａｒｔ，再用单片机通过ｕａｒｔ的微处理器接口读收到的数据，然后再写回ｕａｒｔ的发送缓冲器，如此可自动完成所设计ｕａｒｔ模块收发功能的测试。测试结果如表１所示。可以看出，无论波特率低至９ ６００ｂｐｓ还是高达１１５ ２００ｂｐｓ，经大量数据收发测试，均无出现发送、接收错误，也未出现帧错误以及奇偶校验错误，表明所设计的串口通信模块长时间运行时稳定可靠。
５ 结论 本文基于ｆｐｇａ 设计和实现了通信参数可在线配置的异步串行通信接口模块，将程序下载到芯片实际运行，结果表明该接口模块设计正确，运行稳定可靠，为ｆｐｇａ 与其他设备的通信提供了一种可靠途径，具有较强的实用价值。同时本设计可作为ｆｐｇａ 开发多串口设备的１个基本模块，通过复制基本模块，可在１片ｆｐｇａ 芯片上扩展出多个串口，而数量仅与ｆｐｇａ 可用资源有关，满足多串口场合的需要，开发出基于ｆｐｇａ 的多串口设备，替代采用专用串口芯片的传统设计方案，降低多串口系统的复杂度，提高可靠性。
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在基于ｆｐｇａ的工程实践中，常需要其与串口设备通信，但在ｘｉｌｉｎｘ现有的开发环境ｉｓｅ中没有相关的ｉｐ核。目前也有使用ｆｐｇａ设计ｕａｒｔ的例子［９－１３］后，但有的参数固定，缺乏通用性。本文设计和实现了参数可在线配置的ｕａｒｔ接口模块，为ｆｐｇａ与其他设备通信提供了一种可靠途径。
１ ｕａｒｔ串行通信简介 标准的ｒｓ２３２接口常采用ｄｂ－９连接器，其有２根数据线，６根控制线，１根信号地线。本文设计的ｕａｒｔ符合ｒｓ２３２串行通信标准，但在实际中，ｒｓ２３２标准中诸多控制信号使用较少，故文中的ｕａｒｔ只使用其中的３根信号线，即ｔｘｄ、ｒｘｄ和信号地，这也是很多微处理器ｕａｒｔ模块所采用的信号线。
ｕａｒｔ属于异步通信接口，通信双方需约定好波特率。国际上规定了一系列标准的波特率，如９ ６００ｂ／ｓ、１９ ２００ｂ／ｓ、１１５ ２００ｂ／ｓ等。ｕａｒｔ每一数据帧，依次由起始位（１位）、数据位（５～８位），奇偶校验位（可选的１位）以及停止位（１～２位）组成。其中数据位部分是从最低位先开始传送的；奇偶校验位是对１帧数据中的数据部分和校验位计算，使‘１’的个数满足奇数个或偶数个。当ｕａｒｔ空闲时，收发引脚ｒｘｄ与ｔｘｄ均是高电平。一旦需要发送数据，则首先向ｔｘｄ引脚输出低电平作为起始位，表示１帧数据的开始。而在接收数据时，检测到起始位将启动一次数据接收流程。
２ 系统设计 本文设计的ｕａｒｔ通信接口主要由波特率产生模块、发送模块、接收模块以及微处理器接口模块组成。各模块使用ｖｈｄｌ语言来表述，模块之间的信号连接是通过顶层文件中的元件例化语句实现。
整个设计的结构框图如图１所示。设计和实现的ｕａｒｔ通信模块主要功能如下：
１）实现了串行数据的发送和接收。
２）停止位可设置（１位或２位）。
３）可设置是否启用奇偶校验功能，以及校验模式设置即选择奇校验还是偶校验。 ４）波特率可配置。标准的波特率系列中从９ ６００～１１５ ２００ｂ／ｓ均可设置，同时还支持自定义的波特率。
５）设计了微处理器接口，通过接口可访问ｕａｒｔ内部寄存器，配置ｕａｒｔ参数，读写收发数据。
该ｕａｒｔ 通信接口包含２ 个数据缓冲寄存器（ｔｘｈｏｌｄｅｒ和ｒｘｈｏｌｄｅｒ）、３ 个控制寄存器（ｕａｒｔｃｏｎ、ｕａｒｔｂａｕｄ及ｕａｒｔｉｎｔｅｎ）、３ 个状态寄存器（ｕａｒｔｓｔａｔｅ、ｕａｒｔｅｒｒｏｒ、ｕａｒｔｉｎｔｐｅｎｄ）。考虑到需要在线更新ｕａｒｔ参数，设计ｕａｒｔｃｏｎ与ｕａｒｔｂａｕｄ为双缓冲寄存器。第一级缓冲用于存储外部处理器写入的配置数据，第二级缓冲即用于设置ｕａｒｔ内核。当ｕａｒｔ内核空闲时，才将第二级缓冲内容更新为第一级缓冲内容，防止破坏收发中的数据。
３ ｕａｒｔ各模块的设计 下面详细介绍ｕａｒｔ各模块的设计思路和方法，同时给出了主要模块的行为仿真时序图。
３．１ 波特率发生模块 波特率发生模块的作用是产生ｕａｒｔ工作所需的时钟信号，其频率定为实际波特率的１６倍。波特率发生模块本质是１个可预置初值的计数器，每当计数达到预置值时输出高电平，其余值输出低电平。
３．２ 发送模块 发送模块按照用户设置，将ｔｘｈｏｌｄｅｒ中的并行数据串行发送出去，其核心为１个有限状态机，其状态转换如图２所示。
１）ｉｄｌｅ状态
当系统上电复位之后，发送状态机即进入此状态。若不向发送缓冲器写入数据，那么ｔｘｄａｔａｖａｌｉｄ为低电平，表示发送缓冲器空，状态机始终在此状态循环等待，ｔｘｄ引脚输出高电平。
２）ｓｔａｒｔ状态
一旦向发送缓冲器ｔｘｈｏｌｄｅｒ 中写入数据，ｔｘｄａｔａｖａｌｉｄ即变为高电平。状态机由ｉｄｌｅ状态切换到ｓｔａｒｔ状态，ｔｘｄ输出低电平，输出起始位。
３）ｓｈｉｆｔ状态
１位波特时间过后，状态机无条件的转换到ｓｈｉｆｔ状态，即使能发送移位寄存器，开始将并行数据逐位右移，实现并串转换并输出到ｔｘｄ。当输出的数据个数达到ｄａｔａｂｉｔ设定的数据位宽时，便转换到ｐａｒｉｔｙ或者ｓｔｏｐ＿１ｂｔ状态，否则仍转换到该状态。
４）ｐａｒｉｔｙ状态
若数据位部分发送完毕，且奇偶校验使能位ｐａｒｉｔｙｅｎ＝‘１’时，则转换到该状态。该状态下，根据已发送的数据和选择的校验模式，发送校验位。
５）ｓｔｏｐ＿１ｂｉｔ状态
无论停止位为１位还是２位，都先转换到ｓｔｏｐ＿１ｂｉｔ状态，先输出１位停止位。由该状态转换下一状态时，次态会有多种情况。若设置了ｓｔｏｐｂｉｔ为‘１’即选择２位停止位时，次态为ｓｔｏｐ＿２ｂｉｔ；若ｓｔｏｐｂｉｔ为‘０’且发送缓冲器为空时，次态即转换到ｉｄｌｅ状态，否则转换到ｓｔａｒｔ状态开始新一轮的数据发送。
６）ｓｔｏｐ＿２ｂｉｔ状态
若选择２位停止位时，才会进入此状态。持续１个波特时间后，根据ｔｘｄａｔａｖａｌｉｄ状态，进入ｉｄｌｅ状态待命，或进入ｓｔａｒｔ状态开始新１轮的数据发送。
发送模块的行为仿真时序图如图３所示。其ｕａｒｔ参数设置为偶校验、８位数据位和１位停止位。ｔｘｃｌｋ为发送采样时钟信号，在该信号的上升沿，发送状态机状态翻转，同时数据被送到ｔｘｏｕｔ（ｔｘｄ）引脚。图中ｔｘｏｕｔ输出的数据为“００１００１１００１１”，去掉起始位、校验位和停止位后即为待发送的数据０ｘ３２。由仿真所得发送模块的时序图可知，该模块各信号仿真结果正确无误。
3.３ 接收模块 接收模块主要功能是将ｒｘｄ引脚接收到的串行数据按照配置的通信参数，提取出数据部分，存入接受缓冲器，并设置相关状态寄存器。其核心是１个接收状态机，状态转换如图４所示。
１）ｉｄｌｅ状态
复位之后，接收状态机便进入此状态等待。一旦检测到ｒｘｄ为低电平，即一帧数据的起始位，状态机立即转换到ｓｔａｒｔ状态，否则开始数据接收标志ｓｔａｒｔｂｉｔｆｌａｇ为‘０’，状态机始终停留在该状态。正确捕获到１帧数据的起始位非常重要，它起到同步接收采样时钟的作用，是正确接收１帧数据的关键。
２）ｓｔａｒｔ状态
一旦捕获到起始位，便立即转入该状态，启动一帧数据的接收流程。
３）ｓｈｉｆｔ状态
起始位之后，状态机无条件的转换到ｓｈｉｆｔ状态，即开始接收数据部分。接收到的每１位数据将逐位左移，实现串并转换。当接收到的数据个数达到ｄａｔａｂｉｔ设定的数据位宽时，即转换到ｐａｒｉｔｙ或者ｓｔｏｐ＿１ｂｔ状态。
４）ｐａｒｉｔｙ状态
当完成数据位部分的接收且奇偶校验使能位ｐａｒｉｔｙｅｎ＝‘１’时，则转入该状态。根据已接收的数据和选择的校验模式，ｕａｒｔ接收模块将检查校验结果，设置相关寄存器。
５）ｓｔｏｐ＿１ｂｉｔ状态
在该状态下，检查ｒｘｄ信号是否为高电平，否则设置错误寄存器，以表示发生了帧错误。
６）ｓｔｏｐ＿２ｂｉｔ状态
只有选择了２位停止位时，才会进入此状态。该状态下，需要更新各状态寄存器。持续１个波特的时间后，转换到ｉｄｌｅ状态待命，等待捕捉新的１帧数据的起始位。
接收模块的行为仿真时序图如图５ 所示。仍将ｕａｒｔ设置为偶校验、８位数据位，１位停止位。图中ｒｘｃｌｋ为接收采样时钟信号，该时钟同步于每１帧数据的起始位。ｒｘｃｌｋｄ８为ｒｘｃｌｋ延迟了半个周期的信号，以便在ｒｘｄ引脚每１位的中间位置采样到稳定的电平。ｒｘｉｎ（ｒｘｄ）引脚的信号在ｒｘｃｌｋｄ８上升沿被采样。图中ｒｘｉｎ串行输入的数据为“００１０１１０１００１”，与接收到的数据０ｘ５ａ 一致，且没有校验错误，接收模块各信号仿真正确无误。
３．４ 微处理器接口模块 为方便外部处理器操作，ｕａｒｔ模块提供了专门的微处理器接口信号，包括ｃｓ、ｗｒ、ｃlｋ、ａｄｄｒ 和ｄａｔａ。ｃｓ为ｕａｒｔ模块的片选信号，所有操作只有在ｃｓ为低电平才能有效，否则被忽略。ｗｒ为读写控制信号，当ｗｒ为高电平时，从ｕａｒｔ内部寄存器读取数据，否则写数据到其寄存器。ｗｒ同时还控制双向接口ｄａｔａ 的方向。当ｗｒ为高时，ｄａｔａ 被设置为输出，ｕａｒｔ内部数据被输出到ｄａｔａ 接口；而ｗｒ为低时，ｄａｔａ 被设置为输入，外部处理器可把数据输出到ｄａｔａ接口。ａｄｄｒ为地址线，用来寻址ｕａｒｔ内部寄存器。ｃｌk为读写时钟信号，所有的读写的操作均是在ｃｌｋ的上升沿完成，该模块的仿真波形如图６所示。
４ 验证测试 在ｘｉｌｉｎｘ公司的ｆｐｇａ ｘｃ３ｓ５００ｅ上综合、实现后，所设计的ｕａｒｔ通信接口模块实际只耗用了１２８个寄存器和１３４个４输入查找表，占其可用资源比例均不到１％。将程序下载到芯片中经实际运行，数据收发正确无误，实际运行结果如图７所示。
为进一步测试串口模块长期运行的稳定性与可靠性，进行了如下实验：使用串口调试软件，定时将测试数据发送给ｕａｒｔ，再用单片机通过ｕａｒｔ的微处理器接口读收到的数据，然后再写回ｕａｒｔ的发送缓冲器，如此可自动完成所设计ｕａｒｔ模块收发功能的测试。测试结果如表１所示。可以看出，无论波特率低至９ ６００ｂｐｓ还是高达１１５ ２００ｂｐｓ，经大量数据收发测试，均无出现发送、接收错误，也未出现帧错误以及奇偶校验错误，表明所设计的串口通信模块长时间运行时稳定可靠。
５ 结论 本文基于ｆｐｇａ 设计和实现了通信参数可在线配置的异步串行通信接口模块，将程序下载到芯片实际运行，结果表明该接口模块设计正确，运行稳定可靠，为ｆｐｇａ 与其他设备的通信提供了一种可靠途径，具有较强的实用价值。同时本设计可作为ｆｐｇａ 开发多串口设备的１个基本模块，通过复制基本模块，可在１片ｆｐｇａ 芯片上扩展出多个串口，而数量仅与ｆｐｇａ 可用资源有关，满足多串口场合的需要，开发出基于ｆｐｇａ 的多串口设备，替代采用专用串口芯片的传统设计方案，降低多串口系统的复杂度，提高可靠性。
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