ADC时序和数字接口时序的时序因素和解决方案
本文介绍低功耗系统在降低功耗的同时保持精度时，所涉及的信号链在模拟前端时序、adc时序和数字接口时序的时序因素和解决方案，以满足测量和监控应用的要求，本文主要说明当所选adc是逐次逼近寄存器（sar） adc时的时序影响因素。
模拟前端时序考量
图1中的三个模块可以分别予以考虑，从模拟前端（afe）开始。信号链的类型会改变afe，但有一些共同方面适用于大多数电路。
图1. 使用多路复用sar adc的afe时序考量
图2显示了构成afe的ad4696 sar adc、外部放大器和低通滤波器。ad4696是一款具有easy drive特性的16位1 msps多路复用sar adc。虽然需要外部放大器和电路以与外部传感器接口，但easy drive特性（例如模拟输入高阻模式和基准输入高阻模式）降低了模拟输入和基准电压驱动要求。在较高功率应用中，sar adc的抗混叠滤波器设计需要非常强，但对于较低带宽信号的采样（这是典型的低功耗应用），滤波器设计的要求不那么高。∑-δ架构的优点是，我们可以依靠数字滤波器来确定频率响应，并使用外部抗混叠滤波器以调制器频率滤波。在没有过采样且以固有质量滤波的情况下，需要外部模拟低通滤波器来防止任何高于采样速率的较高频率信号混叠到通带中。低通滤波器还起到如下作用：降低模拟前端电路的宽带噪声，减少模拟输入端发生的非线性电压反冲，以及保护模拟输入免受过压事件的影响。
sar adc的采样部分整合了采样保持机制，该机制由一个开关和一个电容组成，可捕获输入信号，直至收集到转换结果为止。
图2. 带有外部反冲rc滤波器和驱动放大器的ad4696 sar adc
放大器级的设计过程分为两个步骤。第一步是选择信号调理放大器和外部抗混叠级，下一步是选择外部驱动放大器（其带宽由增益决定；记住需要权衡功耗与带宽），它将缓冲信号调理抗混叠滤波器输出并驱动adc输入。下一步是设计反冲滤波器，将总电容cext + cdac作为滤波器的总电容。
多路复用sar adc在切换模拟输入通道时会发生反冲问题。每次开关闭合时，内部电容电压（cdac）可能与先前存储在采样电容（cext）上的电压不同。当这些开关因该电压差而闭合时，就会出现电压毛刺。能量将在开关之间共享，电容端子之间测量的电压将减半。cext和cdac值会影响滤波器设计，在设计电路时需要加以考虑。ad4696数据手册详细说明了反冲和adc驱动器的选择，另外还提供了adc驱动器工具和颇有帮助的培训视频 。
图3. 高阻模式对反冲的影响
ad4696有一种模拟输入高阻模式，它会显著降低电压反冲的幅度，如图3所示。模拟输入高阻模式还能减少前端放大器和ad4696模拟输入之间的串联电阻导致的性能下降；与传统的多路复用sar adc相比，外部rc滤波器中的电阻可以更大。使用较大rext和较小cext可缓解放大器稳定性问题，而不会显著影响失真性能。但是，如果使能内部过压保护箝位以避免稳定性问题，建议cext至少应为500 pf。图3显示我们可以更快地对所需信号进行采样，从而加快系统时序。
adc时序考量
adc的选择取决于您的系统注重什么特性。有许多文章探讨了就性能而言哪一个更合适，并比较了sar和∑-δ技术。在低功耗领域，测量相似信号的sar和∑-δ之间存在很大的重叠部分。有一点很清楚，sar时序更容易理解。
图4. afe sar时序考量
sar adc在某个时间点对输入进行采样，包括采集阶段和转换阶段。在采集阶段，采样保持网络或内部容性网络充电（图2）。在转换阶段，电容阵列切换到比较器网络，dac上的权重被修改，直至达到与模拟输入相对应的数字码。
图5. 典型sar adc时序
数据手册说明了最大转换时间，ad4696为415 ns。采集信号的最短转换时间为1715 ns，这是ad4696以500 ksps运行时的采集时间。转换之间的时间是吞吐速率。
在时序方面，与sar adc相关的主要权衡是功耗与adc采样速率的关系。sar adc的优势在于，采样速率和电源电流之间具有直接的线性关系，这意味着它可以根据目标信号的带宽进行调整。adc内核在转换之间会关断，因此当以较低采样速率（例如10 ksps）运行时，ad4696的典型功耗为0.17 mw，而以1 msps运行时功耗为8 mw。因此，这种器件适合于较低采样速率的电池供电应用。
图6. vdd电流与采样速率的关系
图6显示了vdd电流。如果降低ad4696的采样速率，使其以低于100 ksps的速率工作，而不是以500 ksps工作，那么idd电流将从几乎2.5 ma下降到0.5 ma。如果将采样速率进一步降低到10 ksps，那么典型idd电流将降至42 µa。电流的增加速率是线性的。所有数字和模拟电源电流都以类似的线性方式缩放，因此sar adc是用来测量dc转ac信号的有力选择。
数字接口时序考量
ad4696有几个特性是sar adc传统上不具备的，这些特性可以帮助低功耗信号链设计人员节省更多功耗，但对时序有所影响。
图7. sar数字接口时序考量
与∑-δ架构相比，sar adc的吞吐速率更容易计算，因为不需要考虑滤波器延迟：
chs = 使能的通道数。
周期时间是cnv上升沿跃迁之间的时间，由采集阶段和转换阶段组合而成，但可能存在重叠。adc可以在转换阶段仍在进行时开始采集信号。sar adc上样本之间的时间可以描述为周期时间tcyc或采样速率时间tsr。
tconvert = 转换时间 tacq = 采集时间
tcyc = tsr = 采样频率的倒数，即采样间隔时间
发生转换的采样时刻由cnv信号上升沿控制。在大多数模式下，这是由外部信号提供的。ad4696还有片内自动循环模式，可在内部生成转换启动信号。该信号可启动转换。ad4696提供多种时序控制器模式，允许用户以预定义的方式选择转换顺序和配置，或在不中断转换的情况下即时控制序列中的下一个通道。
数字主机必须在下一次转换开始前回读数据。因此，对于较高速度信号，sck频率必须足够快，以便在下一个cnv上升沿（或在自动循环模式下的内部转换启动信号）之前从ad4696 spi回读数据。更快的采样速率需要更快的sck频率，因为转换之间的时间更短。
所需的最低sck频率与采样速率、spi帧长度（以位为单位）和所用的串行数据输出模式有关。给定样本的转换结果在下一转换阶段开始之前可用。因此，sck频率必须足够快，以便在下一个cnv上升沿（或在自动循环模式下的内部转换启动信号）之前从ad4696 spi读取数据。
多sdo数字输出
ad4696系列还包括双sdo和四sdo模式。在这些模式下，adc结果在sdo和其他gpio引脚上并行移出。对于给定采样速率，这些模式显著降低了所需的sck频率，每个sck周期spi上输出的位数是原来的2倍或4倍。对微控制器的要求得以降低，当以1 msps转换时，所需的时钟从32 mhz spi时钟降低到16 mhz spi时钟。
每个转换模式帧所需的sck周期数（nsck）是每帧位数（nbits）和串行数据输出数（nsdo）的函数：
其中，nsdo为1表示单sdo模式，为2表示双sdo模式，为4表示四sdo模式。
转换模式spi帧的开始不得在tconvert时间过去之前发生，并且必须足够早地完成以符合最小tsckcnv规范。在转换模式下完成一个spi帧的时间（tframe）计算如下：
tframe = tcyc – tconvert_max – tsckcnv
其中，tcyc为采样周期，tconvert_max为最大值，tconvert为额定值，tsckcnv为sck到cnv上升沿延迟额定值。
fsck是tframe和nsck的函数。
ad4696数据手册有一个表格，其中给出了最小sclk频率与多个采样速率的关系示例。
自动循环模式
对于电压或电流电平监控应用，传统上sar adc需要主机控制器持续发出转换信号以使转换进行。系统需要检查数据是否达到阈值，并根据这些电平做出决策。这种方式的能效比不高，因为主机需要不断地转换。ad4696可配置为根据用户编程的通道序列自主转换。
自动循环模式是用于监控模拟输入的出色模式。转换周期有多种选择，范围从10 µs（100 ksps采样速率）到800 µs（1.25 ksps采样速率）。此模式可与阈值和滞回检测警报结合使用，这些警报可基于每个通道进行配置，以减少数字主机系统的开销。在这种情况下，主机控制器可以进入低功耗状态，只有在触发一个电平导致其接收到来自ad4696的中断时才会上电。
过采样
过采样和抽取是∑-δ架构所固有的特性，ad4696 sar adc包含一个过采样和抽取引擎，支持进一步降低噪声。它能有效地对连续adc样本进行平均以产生一个过采样结果，有效分辨率更高，噪声更低。ad4696的过采样率（osr）每增加4倍，有效位数就会增加1位。
这对于测量低功耗信号链应用中慢速变化的信号特别有用，例如需要较高精度的温度测量应用。
其中，tsample = 采样周期，tcyc = 周期时间（1/采样速率），osr = 过采样率（4到64之间的可编程值）。类似于∑-δ adc，需要权衡性能与速度。
表1. sar小结
低功耗精密平台
随着全球能源成本不断提高，并且我们了解到能源使用对自然界的影响，系统设计人员正在努力以更低的功耗预算实现高精度。研究并找到可用的最低功耗器件可能很困难。adi公司正在简化设计流程，选出我们最低功耗的精密器件并提供一站式商店，通过立即可用的信号链和电路为系统设计人员提供最新的精密低功耗产品。
示例：低功耗sar信号链
许多应用需要在大直流偏移或共模电压之上测量小信号。如果系统的目的是监测工业环境中的流量或进行生物电位测量，那么该方法存在重叠。这些信号通常需要交流耦合来消除大偏移，并且需要偏置和增益来使adc的动态范围最大化。
我们的低功耗精密信号链包括关于为此类应用选择器件的建议。
图9. 信号链示例
此外， 技术诀窍与综合知识 （kwik）电路提供了更深入的电路分析以及关于器件选择的最新建议。
流量信号链示例
举一个例子，我们想设计一个大型多测量系统，其中包括使用图10所示的kwik电路进行流量测量。
（a） 我想以1 ksps速率运行10个流量传感器。哪一个选择更好——sar还是∑-δ？
（b） afe时序考虑因素有哪些？
图10. 流量测量信号链kwik电路
a. sar （ad4696）与信号调理所需的 ad8235 和 ada4505-2 放大器一起使用是非常好的选择，因为我们可以使用外部转换信号或自动循环模式以10 ksps运行10个通道。
b. 在这种情况下，ad4505-2放大器的响应与增益的关系将决定被测信号的带宽，而不是抗混叠滤波器响应。高阻模式将减轻输入放大器的性能压力，使设计人员能够选择较低功耗的放大器。选择图10中的器件是因为它们具有超低功耗性能。
结语
当设计高分辨率、低功耗数据采集系统时，可能很难找到最低功耗的器件，adi公司的精密低功耗信号链可作为低功耗设计的起点。构建以∑-δ和sar架构作为核心adc的信号链时，必须注意了解时序的权衡因素和差异。
当与传感器或目标信号接口时，模拟前端时序需要考虑芯片级启动、传感器偏置、外部滤波和器件选择。sar adc有更严格的要求，需要抗混叠滤波器，而∑-δ adc具有与其设计相关的固有采样特性。在afe上，∑-δ adc可整合pga，而高阻模式等sar技术可降低对外部放大器电路的驱动要求。
当考虑∑-δ adc架构时，过采样和抽取以及滤波器延迟会对吞吐速率产生影响，尤其是在多个通道上进行转换时。另一方面，由于采用逐次逼近法，sar吞吐速率更易于计算，另外还有一个好处是采样速度越慢，转换时消耗的电流就越低。
∑-δ ad4130-8 的数字时序很复杂，导致需要开发 ace 软件时序工具。这些工具可简化对时序的理解并帮助计算通道吞吐速率。该器件具有占空比等时序特性、fifo以及有助于延长电池寿命的待机模式，但针对特定吞吐速率，需要注意可实现的有效分辨率。
当考察ad4696这样的sar adc时，我们可以在更高采样频率下进行采样。这有其优势，但也意味着数字时间范围tframe（您需要在此时间范围内回读结果）更小，因而需要更快的spi时钟速度。
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模拟前端时序考量
图1中的三个模块可以分别予以考虑，从模拟前端（afe）开始。信号链的类型会改变afe，但有一些共同方面适用于大多数电路。
图1. 使用多路复用sar adc的afe时序考量
图2显示了构成afe的ad4696 sar adc、外部放大器和低通滤波器。ad4696是一款具有easy drive特性的16位1 msps多路复用sar adc。虽然需要外部放大器和电路以与外部传感器接口，但easy drive特性（例如模拟输入高阻模式和基准输入高阻模式）降低了模拟输入和基准电压驱动要求。在较高功率应用中，sar adc的抗混叠滤波器设计需要非常强，但对于较低带宽信号的采样（这是典型的低功耗应用），滤波器设计的要求不那么高。∑-δ架构的优点是，我们可以依靠数字滤波器来确定频率响应，并使用外部抗混叠滤波器以调制器频率滤波。在没有过采样且以固有质量滤波的情况下，需要外部模拟低通滤波器来防止任何高于采样速率的较高频率信号混叠到通带中。低通滤波器还起到如下作用：降低模拟前端电路的宽带噪声，减少模拟输入端发生的非线性电压反冲，以及保护模拟输入免受过压事件的影响。
sar adc的采样部分整合了采样保持机制，该机制由一个开关和一个电容组成，可捕获输入信号，直至收集到转换结果为止。
图2. 带有外部反冲rc滤波器和驱动放大器的ad4696 sar adc
放大器级的设计过程分为两个步骤。第一步是选择信号调理放大器和外部抗混叠级，下一步是选择外部驱动放大器（其带宽由增益决定；记住需要权衡功耗与带宽），它将缓冲信号调理抗混叠滤波器输出并驱动adc输入。下一步是设计反冲滤波器，将总电容cext + cdac作为滤波器的总电容。
多路复用sar adc在切换模拟输入通道时会发生反冲问题。每次开关闭合时，内部电容电压（cdac）可能与先前存储在采样电容（cext）上的电压不同。当这些开关因该电压差而闭合时，就会出现电压毛刺。能量将在开关之间共享，电容端子之间测量的电压将减半。cext和cdac值会影响滤波器设计，在设计电路时需要加以考虑。ad4696数据手册详细说明了反冲和adc驱动器的选择，另外还提供了adc驱动器工具和颇有帮助的培训视频 。
图3. 高阻模式对反冲的影响
ad4696有一种模拟输入高阻模式，它会显著降低电压反冲的幅度，如图3所示。模拟输入高阻模式还能减少前端放大器和ad4696模拟输入之间的串联电阻导致的性能下降；与传统的多路复用sar adc相比，外部rc滤波器中的电阻可以更大。使用较大rext和较小cext可缓解放大器稳定性问题，而不会显著影响失真性能。但是，如果使能内部过压保护箝位以避免稳定性问题，建议cext至少应为500 pf。图3显示我们可以更快地对所需信号进行采样，从而加快系统时序。
adc时序考量
adc的选择取决于您的系统注重什么特性。有许多文章探讨了就性能而言哪一个更合适，并比较了sar和∑-δ技术。在低功耗领域，测量相似信号的sar和∑-δ之间存在很大的重叠部分。有一点很清楚，sar时序更容易理解。
图4. afe sar时序考量
sar adc在某个时间点对输入进行采样，包括采集阶段和转换阶段。在采集阶段，采样保持网络或内部容性网络充电（图2）。在转换阶段，电容阵列切换到比较器网络，dac上的权重被修改，直至达到与模拟输入相对应的数字码。
图5. 典型sar adc时序
数据手册说明了最大转换时间，ad4696为415 ns。采集信号的最短转换时间为1715 ns，这是ad4696以500 ksps运行时的采集时间。转换之间的时间是吞吐速率。
在时序方面，与sar adc相关的主要权衡是功耗与adc采样速率的关系。sar adc的优势在于，采样速率和电源电流之间具有直接的线性关系，这意味着它可以根据目标信号的带宽进行调整。adc内核在转换之间会关断，因此当以较低采样速率（例如10 ksps）运行时，ad4696的典型功耗为0.17 mw，而以1 msps运行时功耗为8 mw。因此，这种器件适合于较低采样速率的电池供电应用。
图6. vdd电流与采样速率的关系
图6显示了vdd电流。如果降低ad4696的采样速率，使其以低于100 ksps的速率工作，而不是以500 ksps工作，那么idd电流将从几乎2.5 ma下降到0.5 ma。如果将采样速率进一步降低到10 ksps，那么典型idd电流将降至42 µa。电流的增加速率是线性的。所有数字和模拟电源电流都以类似的线性方式缩放，因此sar adc是用来测量dc转ac信号的有力选择。
数字接口时序考量
ad4696有几个特性是sar adc传统上不具备的，这些特性可以帮助低功耗信号链设计人员节省更多功耗，但对时序有所影响。
图7. sar数字接口时序考量
与∑-δ架构相比，sar adc的吞吐速率更容易计算，因为不需要考虑滤波器延迟：
chs = 使能的通道数。
周期时间是cnv上升沿跃迁之间的时间，由采集阶段和转换阶段组合而成，但可能存在重叠。adc可以在转换阶段仍在进行时开始采集信号。sar adc上样本之间的时间可以描述为周期时间tcyc或采样速率时间tsr。
tconvert = 转换时间 tacq = 采集时间
tcyc = tsr = 采样频率的倒数，即采样间隔时间
发生转换的采样时刻由cnv信号上升沿控制。在大多数模式下，这是由外部信号提供的。ad4696还有片内自动循环模式，可在内部生成转换启动信号。该信号可启动转换。ad4696提供多种时序控制器模式，允许用户以预定义的方式选择转换顺序和配置，或在不中断转换的情况下即时控制序列中的下一个通道。
数字主机必须在下一次转换开始前回读数据。因此，对于较高速度信号，sck频率必须足够快，以便在下一个cnv上升沿（或在自动循环模式下的内部转换启动信号）之前从ad4696 spi回读数据。更快的采样速率需要更快的sck频率，因为转换之间的时间更短。
所需的最低sck频率与采样速率、spi帧长度（以位为单位）和所用的串行数据输出模式有关。给定样本的转换结果在下一转换阶段开始之前可用。因此，sck频率必须足够快，以便在下一个cnv上升沿（或在自动循环模式下的内部转换启动信号）之前从ad4696 spi读取数据。
多sdo数字输出
ad4696系列还包括双sdo和四sdo模式。在这些模式下，adc结果在sdo和其他gpio引脚上并行移出。对于给定采样速率，这些模式显著降低了所需的sck频率，每个sck周期spi上输出的位数是原来的2倍或4倍。对微控制器的要求得以降低，当以1 msps转换时，所需的时钟从32 mhz spi时钟降低到16 mhz spi时钟。
每个转换模式帧所需的sck周期数（nsck）是每帧位数（nbits）和串行数据输出数（nsdo）的函数：
其中，nsdo为1表示单sdo模式，为2表示双sdo模式，为4表示四sdo模式。
转换模式spi帧的开始不得在tconvert时间过去之前发生，并且必须足够早地完成以符合最小tsckcnv规范。在转换模式下完成一个spi帧的时间（tframe）计算如下：
tframe = tcyc – tconvert_max – tsckcnv
其中，tcyc为采样周期，tconvert_max为最大值，tconvert为额定值，tsckcnv为sck到cnv上升沿延迟额定值。
fsck是tframe和nsck的函数。
ad4696数据手册有一个表格，其中给出了最小sclk频率与多个采样速率的关系示例。
自动循环模式
对于电压或电流电平监控应用，传统上sar adc需要主机控制器持续发出转换信号以使转换进行。系统需要检查数据是否达到阈值，并根据这些电平做出决策。这种方式的能效比不高，因为主机需要不断地转换。ad4696可配置为根据用户编程的通道序列自主转换。
自动循环模式是用于监控模拟输入的出色模式。转换周期有多种选择，范围从10 µs（100 ksps采样速率）到800 µs（1.25 ksps采样速率）。此模式可与阈值和滞回检测警报结合使用，这些警报可基于每个通道进行配置，以减少数字主机系统的开销。在这种情况下，主机控制器可以进入低功耗状态，只有在触发一个电平导致其接收到来自ad4696的中断时才会上电。
过采样
过采样和抽取是∑-δ架构所固有的特性，ad4696 sar adc包含一个过采样和抽取引擎，支持进一步降低噪声。它能有效地对连续adc样本进行平均以产生一个过采样结果，有效分辨率更高，噪声更低。ad4696的过采样率（osr）每增加4倍，有效位数就会增加1位。
这对于测量低功耗信号链应用中慢速变化的信号特别有用，例如需要较高精度的温度测量应用。
其中，tsample = 采样周期，tcyc = 周期时间（1/采样速率），osr = 过采样率（4到64之间的可编程值）。类似于∑-δ adc，需要权衡性能与速度。
表1. sar小结
低功耗精密平台
随着全球能源成本不断提高，并且我们了解到能源使用对自然界的影响，系统设计人员正在努力以更低的功耗预算实现高精度。研究并找到可用的最低功耗器件可能很困难。adi公司正在简化设计流程，选出我们最低功耗的精密器件并提供一站式商店，通过立即可用的信号链和电路为系统设计人员提供最新的精密低功耗产品。
示例：低功耗sar信号链
许多应用需要在大直流偏移或共模电压之上测量小信号。如果系统的目的是监测工业环境中的流量或进行生物电位测量，那么该方法存在重叠。这些信号通常需要交流耦合来消除大偏移，并且需要偏置和增益来使adc的动态范围最大化。
我们的低功耗精密信号链包括关于为此类应用选择器件的建议。
图9. 信号链示例
此外， 技术诀窍与综合知识 （kwik）电路提供了更深入的电路分析以及关于器件选择的最新建议。
流量信号链示例
举一个例子，我们想设计一个大型多测量系统，其中包括使用图10所示的kwik电路进行流量测量。
（a） 我想以1 ksps速率运行10个流量传感器。哪一个选择更好——sar还是∑-δ？
（b） afe时序考虑因素有哪些？
图10. 流量测量信号链kwik电路
a. sar （ad4696）与信号调理所需的 ad8235 和 ada4505-2 放大器一起使用是非常好的选择，因为我们可以使用外部转换信号或自动循环模式以10 ksps运行10个通道。
b. 在这种情况下，ad4505-2放大器的响应与增益的关系将决定被测信号的带宽，而不是抗混叠滤波器响应。高阻模式将减轻输入放大器的性能压力，使设计人员能够选择较低功耗的放大器。选择图10中的器件是因为它们具有超低功耗性能。
结语
当设计高分辨率、低功耗数据采集系统时，可能很难找到最低功耗的器件，adi公司的精密低功耗信号链可作为低功耗设计的起点。构建以∑-δ和sar架构作为核心adc的信号链时，必须注意了解时序的权衡因素和差异。
当与传感器或目标信号接口时，模拟前端时序需要考虑芯片级启动、传感器偏置、外部滤波和器件选择。sar adc有更严格的要求，需要抗混叠滤波器，而∑-δ adc具有与其设计相关的固有采样特性。在afe上，∑-δ adc可整合pga，而高阻模式等sar技术可降低对外部放大器电路的驱动要求。
当考虑∑-δ adc架构时，过采样和抽取以及滤波器延迟会对吞吐速率产生影响，尤其是在多个通道上进行转换时。另一方面，由于采用逐次逼近法，sar吞吐速率更易于计算，另外还有一个好处是采样速度越慢，转换时消耗的电流就越低。
∑-δ ad4130-8 的数字时序很复杂，导致需要开发 ace 软件时序工具。这些工具可简化对时序的理解并帮助计算通道吞吐速率。该器件具有占空比等时序特性、fifo以及有助于延长电池寿命的待机模式，但针对特定吞吐速率，需要注意可实现的有效分辨率。
当考察ad4696这样的sar adc时，我们可以在更高采样频率下进行采样。这有其优势，但也意味着数字时间范围tframe（您需要在此时间范围内回读结果）更小，因而需要更快的spi时钟速度。
新羿生物宣布完成1.5亿B轮融资
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投影机投影技术结构原理分析
2019年的服务机器人发展的趋势是什么样
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ADC时序和数字接口时序的时序因素和解决方案
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