硬件仿真崛起的背后是什么？
当芯片设计师和验证工程师向我询问硬件仿真时，经常会出现五个常见问题。一切都经过深思熟虑，答案被广泛分享。
今天，仿真在设计验证工具箱中是强制性的。为什么？出于两个不相关的原因：验证工具对性能和吞吐量的不断增长的需求以及硬件仿真技术的显着进步。两者的融合将硬件仿真推向了任何验证工具箱中的突出位置。
今天，soc 设计包含两个飞速发展的领域：惊人的硬件复杂性和不断升级的软件内容。只有硬件仿真才能处理验证两者的集成并跨边界跟踪设计错误的艰巨任务。
ikos 设计系统公司在 1990 年代后期率先发明了支持硬件仿真的虚拟化技术，为新的部署模式开辟了道路，并导致了仿真数据中心的创建。（注：ikos 于 2002 年被 mentor graphics（现为 siemens eda）收购。）
仿真的价值主张是什么？
无论我们喜不喜欢，市场动态都在我们的生活中呈现出重要的力量。他们可以创造财富并摧毁财富。在竞争激烈的市场中错过一个新产品的市场窗口，风险自负——它可能会扼杀你的产品并让公司倒闭。
在电子设计领域，错过市场窗口通常是由于硅重新设计。更一般地说，这是由于路线图安排不当，人力和设计工具资源不足。
技术工艺节点越先进，重纺成本越高。无论重新旋转的成本有多大，后期进入市场的成本都要高得多。延迟三个月的产品会抹去三分之一的潜在总收入。
底线非常明确：必须消除错过市场窗口的风险。硬件仿真是规避风险的最佳验证工具。凭借其彻底和快速的硬件/软件验证能力，它可以消除重新设计，加快路线图进度，同时提高产品质量。
从用户的角度来看，hdl 模拟器和仿真器有什么区别？
区别在于设计大小和验证工作量的大小。只要被测设计 （dut） 的大小在 1 亿门或更少的范围内，并且工作负载执行时间不超过一天，hdl 模拟器就是硬件调试的首选。它们易于使用、设置快速、编译 dut 的速度极快，并且可以灵活地调试硬件设计。而且，相当重要的是，它们的购买成本不高。
所有这些都表明 hdl 仿真器是在硬件设计周期的早期阶段进行 ip 和块级验证的理想选择。
当设计和工作负载大小超过这些限制并且需要进行硬件/软件测试时，hdl 仿真器变得无效，而硬件仿真成为唯一的选择。
如今，硬件仿真器在 ai/ml、5g 和汽车应用中的任何设计规模，甚至数十亿门中都无人能敌。他们可以查明难以发现的硬件错误，这些错误可能需要数十亿次验证周期才能发现，以便将嵌入式软件与底层硬件集成。它们支持多个并发用户，并且可以从世界任何地方远程访问。而且，相当重要的是，尽管他们认为收购成本很高，但他们的投资回报率却非常低。
从用户的角度来看，仿真器和 fpga 原型有什么区别？
原则上，fpga 原型与硬件仿真器共享相同的技术基础。两者都使用专用和可重新编程的硬件来加速验证周期。仿真器中的硬件通常是从头开始设计的，并针对目标设计验证进行定制。在原型中，它基于一系列商用 fpga。
仔细观察，原型权衡了快速和简单的设计设置和编译，以及强大的 dut 调试，以显着加快执行速度。具体来说，在同一个 dut 上，原型的运行速度可能比仿真器快 10 倍。
fpga 原型是软件验证的更好选择，而仿真器是系统级硬件验证和硬件/软件集成的完美选择。
仿真器和 fpga 原型能否集成到一个通用的验证/确认流程中？
确实。它们可以而且应该被整合。
首先，它们应该共享编译前端，而后端则依赖于工具。好处将是更容易和更快的 dut 编译。如果它为仿真而编译，它可能会为原型设计而编译。
其次，它们应该共享相同的 dut 数据库，以允许在运行时将执行从一个转移到另一个。例如，启动操作系统和执行软件工作负载可以在原型中执行，直到遇到错误。然后将设计数据库保存在原型中并将其恢复到仿真器中将显着加快准确的调试跟踪。
通过添加基于混合仿真的虚拟原型平台，可以进一步实现集成路线图。
通过紧密结合一流的仿真器、虚拟原型和 fpga 原型，验证团队可以实施最先进且有效的“左移”策略。
今年早些时候，一些公告吹捧了下一代硬件辅助验证平台，该平台将硬件仿真、以虚拟模式部署的原型与全面的软件测试环境、所有芯片设计验证流程中的所有基础工具结合在一起。
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今天，仿真在设计验证工具箱中是强制性的。为什么？出于两个不相关的原因：验证工具对性能和吞吐量的不断增长的需求以及硬件仿真技术的显着进步。两者的融合将硬件仿真推向了任何验证工具箱中的突出位置。
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仿真的价值主张是什么？
无论我们喜不喜欢，市场动态都在我们的生活中呈现出重要的力量。他们可以创造财富并摧毁财富。在竞争激烈的市场中错过一个新产品的市场窗口，风险自负——它可能会扼杀你的产品并让公司倒闭。
在电子设计领域，错过市场窗口通常是由于硅重新设计。更一般地说，这是由于路线图安排不当，人力和设计工具资源不足。
技术工艺节点越先进，重纺成本越高。无论重新旋转的成本有多大，后期进入市场的成本都要高得多。延迟三个月的产品会抹去三分之一的潜在总收入。
底线非常明确：必须消除错过市场窗口的风险。硬件仿真是规避风险的最佳验证工具。凭借其彻底和快速的硬件/软件验证能力，它可以消除重新设计，加快路线图进度，同时提高产品质量。
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区别在于设计大小和验证工作量的大小。只要被测设计 （dut） 的大小在 1 亿门或更少的范围内，并且工作负载执行时间不超过一天，hdl 模拟器就是硬件调试的首选。它们易于使用、设置快速、编译 dut 的速度极快，并且可以灵活地调试硬件设计。而且，相当重要的是，它们的购买成本不高。
所有这些都表明 hdl 仿真器是在硬件设计周期的早期阶段进行 ip 和块级验证的理想选择。
当设计和工作负载大小超过这些限制并且需要进行硬件/软件测试时，hdl 仿真器变得无效，而硬件仿真成为唯一的选择。
如今，硬件仿真器在 ai/ml、5g 和汽车应用中的任何设计规模，甚至数十亿门中都无人能敌。他们可以查明难以发现的硬件错误，这些错误可能需要数十亿次验证周期才能发现，以便将嵌入式软件与底层硬件集成。它们支持多个并发用户，并且可以从世界任何地方远程访问。而且，相当重要的是，尽管他们认为收购成本很高，但他们的投资回报率却非常低。
从用户的角度来看，仿真器和 fpga 原型有什么区别？
原则上，fpga 原型与硬件仿真器共享相同的技术基础。两者都使用专用和可重新编程的硬件来加速验证周期。仿真器中的硬件通常是从头开始设计的，并针对目标设计验证进行定制。在原型中，它基于一系列商用 fpga。
仔细观察，原型权衡了快速和简单的设计设置和编译，以及强大的 dut 调试，以显着加快执行速度。具体来说，在同一个 dut 上，原型的运行速度可能比仿真器快 10 倍。
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确实。它们可以而且应该被整合。
首先，它们应该共享编译前端，而后端则依赖于工具。好处将是更容易和更快的 dut 编译。如果它为仿真而编译，它可能会为原型设计而编译。
其次，它们应该共享相同的 dut 数据库，以允许在运行时将执行从一个转移到另一个。例如，启动操作系统和执行软件工作负载可以在原型中执行，直到遇到错误。然后将设计数据库保存在原型中并将其恢复到仿真器中将显着加快准确的调试跟踪。
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