多核MCU可用于简化嵌入式设计
嵌入式系统设计人员面临着对更高性能和更快上市时间的不断增长的需求。嵌入式处理器需要经常实时地执行不断扩展的任务。同时，应用需要高吞吐量和高能效以及小外形和低成本。多核微控制器单元（mcu）提供了一种可行的新解决方案，利用模块化设计以经济的价格提供多倍的性能提升。
几十年来，随着ic上晶体管数量的增加，芯片性能不断提高。采用高速缓存和流水线等技术的更复杂的架构允许芯片设计人员使用不断增加的硅密度来不断提高处理速度。这已不再是这种情况。芯片设计人员已经耗尽了替代架构的可能性。生产力的增长已经从跟上摩尔定律的速度下降到不到一半。当今提高生产力的唯一方法是通过使用多个cpu来利用模块化。这导致了多核mcu的发展。
硬件：同构与异构
我们将多核mcu定义为具有两个或多个cpu的微处理器，这些cpu一致地共享一个公共存储器。在多核架构中，每个处理器都有自己的指令流作用于自己的数据流（mimd）。
多核mcu可以归类为同构或异构。顾名思义，同类模块具有两个相同的cpu，可以并行或冗余地运行操作。德州仪器（ti）的hercules系列产品专为安全应用而设计，拥有两个同步运行的arm cortex-r4f cpu。它们执行相同的操作，然后比较每个时钟周期的结果，有效地建立一个“安全岛”，为设计人员提供可靠的基础，以在医疗，工业和汽车应用中实施更复杂的操作。为了消除潜在的常见故障模式，设计团队将芯片组定向为彼此90°，并引入了处理器时序的延迟。该芯片可在高达200 mhz的频率下运行，并可运行32 mb的闪存。
对于具有特殊要求的应用 - 例如，计算密集型操作或大量信号处理 - 异构mcu可以提供更好的解决方案。异构mcu包含不同类型的处理器。它可能具有通用cpu以及数字信号处理器（dsp）和/或专用于浮点运算的处理器。例如，ti的concerto异构多核mcu结合了c28x 32位cpu和arm cortex m3 32位cpu来优化子系统（图1）。 c28管理控制子系统，提供高达150 mhz的浮点运算。同时，arm cortex处理通信，逻辑和排序/监控，速度高达100 mhz。 mcu在闪存和ram上都集成了错误检测功能，以及带有多个系统看门狗的内置时钟监控功能。
图1：异构多核mcu，如concerto包含不同的内核，可为每项任务提供最佳解决方案。
真正的多核mcu需要的不仅仅是具有共享内存的多个内核。为了实现有效的并行处理，架构必须确保每个cpu都在最新的可能数据上运行。在双核mcu中，每个cpu都有一个专用的i（l1）高速缓存，但所有cpu共享一个2级（l2）高速缓存（图2）。挑战在于确保如果cpu1更新其l1缓存中的变量，cpu2将使用正确的信息，而不是其l1缓存先前从l2缓存中获取的旧数据。设计通常使用各种名称已知的硬件监视器来完成此操作，包括一致性模块或简单地说是窥探器。例如，当cpu 1将变量保存到其l1高速缓存时，一致性模块注册该更改并使cpu2的l1高速缓存中的数据无效。当cpu2尝试访问该位置时，它无法并且必须转到l2缓存以获取新数据。
图2：来自飞思卡尔的qoriq系列功能一个一致性模块，用于监控每个cpu的i级缓存的更改，以确保每个核心都运行最新的数据。
飞思卡尔半导体的qoriq p2平台系列通信处理器基于双e500 power architecture内核，每个cpu具有双32 kb l1高速缓存，另外还有256 kb二级高速缓存。用户可以选择在两个内核之间对l2缓存进行分区，也可以将其配置为存储内存或sram。 p2020评估板，名为p2020come-ds-pb-nd，使工程师能够熟悉飞思卡尔双核mcu的复杂性。 digi-key网站还提供双核qoriq产品的产品培训模块。
功能并行与数据并行
硬件只是一个开始。多核mcu的最大好处是程序员可以利用软件最大限度地提高工作效率的方式。有多种方法可以编程多核mcu。在对称多处理（smp）中，也许是最常见的方法，所有cpu都可以访问公共内存空间并由单个操作系统运行。 cpu通过共享内存中的变量进行通信。任何cpu都可以运行任何进程，但通常在任何给定时间都不会在cpu之间共享进程。
非对称多处理（amp）提供更多自由度。在amp中，可以将特定cpu分配给某些进程以实现最佳性能。非对称体系结构甚至可以在不同的处理器上运行不同的操作系统，在核心处理和时间敏感操作上运行实时操作系统（rtos），而通用核心在linux上运行。
多核mcu的主要优点之一是并行处理能力。并行处理可分为功能并行处理和数据并行处理。功能并行性涉及将任务分解为单个运算符。不同处理器执行不同功能。这是一种强大的技术，但不是多核方法中真正的肌肉所在。
数据并行性提供了最大的性能提升。它涉及将数据划分为由不同核心处理的各个部分。这是一种功能强大的技术，但由于cpu通过共享内存进行通信，因此同步对于确保cpu以正确的顺序和正确的数据进行操作至关重要。
多线程或fork/join并行性提供了一种确保同步的方法。系统将处理划分为线程，在cpu之间拆分数据，每个cpu在其数据块上运行相同的代码。当线程完成其操作时，它们重新组合以产生结果。在完成所有线程之前，操作不会结束，因此这种方法可确保同步。
使用先进先出（fifo）缓冲区提供了另一种同步方法。当cpu通过fifo进行通信时，如果它是空的，它们只能写入它。数据强制执行优先级 - 如果缓冲区已满，则进程后期的cpu无法写入。它必须轮流等待。
互斥（互斥）锁提供了更复杂的同步方法。通过硬件实现，互斥锁可确保在任何给定时间只有一个cpu拥有共享变量的所有权。当给定线程开始其操作时，它读取变量并设置锁定，这阻止其他线程访问信息。当操作结束时，线程释放锁定，以便其他人可以访问它。
特别是在并行处理方面，多核mcu为嵌入式设计提供了强大的解决方案。但是，它们必须经过精心设计和编程。线程越多，该过程就越具有挑战性。错误可能导致系统死锁，循环结束，甚至产生可能的结果，这些结果意外地依赖于首先完成哪个线程。
硬件设计有其自身的挑战。虽然解决方案功能强大，但重要的是要意识到它们不一定是给定应用程序的最佳解决方案。用户需要考虑处理器功能和带宽限制 - 与内核一样快，他们都将使用相同的通信总线，adc和其他资源。
总体而言，多核mcu为各种嵌入式设计挑战提供了有用的选择。存在用于简化嵌入式设计和编程的工具。通过访问它们并密切关注测试和验证，设计团队可以获得高性能和经济的价格点，并加快产品上市速度。
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图1：异构多核mcu，如concerto包含不同的内核，可为每项任务提供最佳解决方案。
真正的多核mcu需要的不仅仅是具有共享内存的多个内核。为了实现有效的并行处理，架构必须确保每个cpu都在最新的可能数据上运行。在双核mcu中，每个cpu都有一个专用的i（l1）高速缓存，但所有cpu共享一个2级（l2）高速缓存（图2）。挑战在于确保如果cpu1更新其l1缓存中的变量，cpu2将使用正确的信息，而不是其l1缓存先前从l2缓存中获取的旧数据。设计通常使用各种名称已知的硬件监视器来完成此操作，包括一致性模块或简单地说是窥探器。例如，当cpu 1将变量保存到其l1高速缓存时，一致性模块注册该更改并使cpu2的l1高速缓存中的数据无效。当cpu2尝试访问该位置时，它无法并且必须转到l2缓存以获取新数据。
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特别是在并行处理方面，多核mcu为嵌入式设计提供了强大的解决方案。但是，它们必须经过精心设计和编程。线程越多，该过程就越具有挑战性。错误可能导致系统死锁，循环结束，甚至产生可能的结果，这些结果意外地依赖于首先完成哪个线程。
硬件设计有其自身的挑战。虽然解决方案功能强大，但重要的是要意识到它们不一定是给定应用程序的最佳解决方案。用户需要考虑处理器功能和带宽限制 - 与内核一样快，他们都将使用相同的通信总线，adc和其他资源。
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