TD-LTE综合测试仪表关键模块的研究与实现[图]
摘要：在对ofdm调制以及fpga、dsp、中频接口进行深入研究的基础上，提出了一种td-lte系统中下行链路基带信号发送的实现方案，在系统的设计思路和硬件资源上进行了优化。在实际的硬件环境下，通过大量测试，验证了该方案的可行性和有效性。
正交频分复用技术[1](ofdm)由于频谱利用率高、易于实现等优点，在现代无线通信领域得到了广泛的应用。在td-lte中，下行链路采用的就是ofdm技术。
td-lte物理下行链路需要进行一系列的算法操作，其中ifft变换是必不可少的。由于做fft和ifft变换会占用较多的资源，从目前的硬件处理速度来看，不可能完全靠dsp完成这些算法，所以在设计中一般采用dsp+fpga的信号处理核心[2]。其中由dsp完成灵活多变和计算量不大的运算，由fpga完成快速和固定的较大计算量的运算[3]，这样就可以同时发挥dsp和fpga的优点。本文基于td-lte无线终端综合测试仪表项目的开发，提出了使用fpga实现基带信号发送的方案，并进行了相关的研究。
1 ofdm调制原理
td-lte系统采用ofdma作为下行链路的多址方式，如图1所示。
1.1 子载波映射
子载波映射形式有集中式(localized)[3]和分布式(distributed)两种。下行链路使用的是集中式映射形式。
2 硬件实现与优化方案
2.1 基带信号发送模块的硬件实现
基带信号发送在基带板中最关键的部分是做ifft变换，在硬件实现过程中涉及到与dsp以及中频、射频的接口问题，所以围绕ifft变换，周围还要增加一些必需的模块。td-lte无线终端综合测试仪表中基带信号发送模块的硬件实现如图3所示。
mcbsp接口间传输的信号是帧同步信号(fsx)和32 bit的数据信号(dx)以及时钟信号(clkx)。在本系统中采用的fsx和dx的延迟是两个时钟。fpga中的mcbsp接口通过移位寄存器和缓冲寄存器完成数据的接收，将串行的比特流转换成32 bit宽的并行数据。
将mcbsp接口接收的数据导入mcbsp_read模块，在控制信息的控制下，对数据完成相应的子载波映射后，存入两片形成乒乓操作的ram。
2.1.2 i2c接口设计
i2c总线协议规定，在 sda上发送数据，每个字节必须为8 bit，首先传输的是字节的最高位(msb)，每次传输的字节数不受限制。主机发送起始条件后，首先发送一个7 bit的从机地址，紧接着发送1 bit的数据传输方向位(r/w)以指示是由从器件读取数据还是把数据写入从器件。数据传输由主机产生的停止条件结束，完整的数据传输时序如图5所示。
2.1.3 ifft变换
ifft变换是基带信号发送的关键模块，本系统使用的ifft变换点数n等于2 048。ifft的实现是调用ipcore[5]，通过对表2中几种算法的综合比较，最终采用的是pipelined stresming i/o 型，可以满足连续数据流的处理，且速度较快，但是会比突发类型(burst)占用更多的资源。
2.1.4 系统定时模块的设计
系统定时(timer)是整个系统重要的模块。主要功能是以系统时钟122.88mhz为基准，对lte系统的帧以及时隙定时。一方面通过发送子帧中断和帧中断信号控制dsp子帧以及帧的发送；另一方面要对fpga中的ddr2 sdram进行控制，进而完成对tx模块的控制，以保证基带信号的发送满足标准中的规定。
2.1.5 中频、射频模块
tx模块后的数据进入中频，在中频进行iq调制，之后对iq调制后的数据进行cic插值，以122.88mhz的d/a采样速率输出，在频域上将信号调制到中心频率为30.72mhz，带宽为所需的相应带宽。在射频(rf)中，进行混频操作，将数据调到2.4ghz的载波上。之后通过天线发送数据。
2.2 硬件实现中的优化方案
2.2.1 系统设计优化
由于基带信号的发送需要满足多种带宽的需求，相应的子载波数和子载波映射的位置都会不同，因此本系统中提出了将dsp的控制信息通过i2c总线传到fpga中，这样fpga收到控制信息后，在mcbsp_read模块中进行相应的子载波映射操作，并将映射后的数据送到ram中。
同时无线帧的发送也要满足相应的上下行链路配置，如表3所示。fpga通过i2c总线接收dsp的控制信息后，控制tx模块进行相应的发送控制。
2.2.2 存储资源优化
由于ifft连续变换后的数据量很大，如果用ram存储数据，则会占用很多的fpga逻辑资源，而基带板中ddr2 sdram空间很大。故在本系统中，ifft变换后通过mig接口将数据导入ddr2 sdram中，这样可以节省很多逻辑资源，ddr2 dram存储模型如图6所示。之后通过系统定时(timer)对ddr2 sdram的数据读取进行控制，将数据发送到tx模块中。
3 硬件平台搭建与测试
3.1 下载代码到芯片中进行实际测试结果
用verilog hdl[6]编写testbench仿真验证无误后，用ise10.1将fpga程序下载到基带板上的xilinx xc5vsx95t芯片中，然后使用ccs软件将dsp的相应程序下载到tms320c6455ztz芯片中。本硬件平台中dsp发送25个资源块(rb)，在dsp中设置软复位，对fpga进行复位控制。用chipscope观察的从tx模块输出信号波形如图7所示。
图7中，tx_flag信号为高电平时表示输出i_data_out和q_data_out有效，i_data_out是ifft变换后的实部，q_data_out是虚部。
3.2 中频信号在频谱仪中的捕捉
基带板的数据通过fpga的引脚发送到中频板中，在中频板中进行iq调制，将频谱搬移到中心频率30.72mhz上，且带宽约为5mhz，中心频率在30.72mhz上，带宽约为4.5mhz，幅度在-25dbm，已满足需求。
本文介绍了td-lte下行链路ofdm调制，并重点介绍了子载波映射和基带信号生成的原理。然后基于td-lte无线终端综合测试仪表的开发，提出了本系统中的基带信号发送设计流程。具体介绍了mcbsp模块、系统定时模块、ifft变换、ddr2 sdram等关键模块，然后在系统设计思路和硬件资源上提出了优化方案。在仿真正确后，基于基带板和中频板，使用chipscope实际捕捉波形。最后在中频板中通过频谱仪分析了频谱，进一步验证了fpga实现基带信号发送的正确性。
参考文献
[1] 沈嘉.3gpp长期演进(lte)技术原理与系统设计[m].北京：人民邮电出版社，2008：143-154.
[2] 李小文，李贵勇，陈贤亮，等.第三代移动通信系统、信令及实现[m].北京：人民邮电出版，2003.
[3] 3gpp ts 36.211 v8.7.0：physical channels and modulation(release 8)[s].2009.
[4] 3gpp ts 36.212 v8.7.0：physical channels and modulation (release 8)[s].2009.
[5] xilinx fast fourier transform v6.0 user guide.2008.
[6] 夏宇闻.verilog数字系统设计教程.北京航空航天大学出版社[m]，2003.
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1 ofdm调制原理
td-lte系统采用ofdma作为下行链路的多址方式，如图1所示。
1.1 子载波映射
子载波映射形式有集中式(localized)[3]和分布式(distributed)两种。下行链路使用的是集中式映射形式。
2 硬件实现与优化方案
2.1 基带信号发送模块的硬件实现
基带信号发送在基带板中最关键的部分是做ifft变换，在硬件实现过程中涉及到与dsp以及中频、射频的接口问题，所以围绕ifft变换，周围还要增加一些必需的模块。td-lte无线终端综合测试仪表中基带信号发送模块的硬件实现如图3所示。
mcbsp接口间传输的信号是帧同步信号(fsx)和32 bit的数据信号(dx)以及时钟信号(clkx)。在本系统中采用的fsx和dx的延迟是两个时钟。fpga中的mcbsp接口通过移位寄存器和缓冲寄存器完成数据的接收，将串行的比特流转换成32 bit宽的并行数据。
将mcbsp接口接收的数据导入mcbsp_read模块，在控制信息的控制下，对数据完成相应的子载波映射后，存入两片形成乒乓操作的ram。
2.1.2 i2c接口设计
i2c总线协议规定，在 sda上发送数据，每个字节必须为8 bit，首先传输的是字节的最高位(msb)，每次传输的字节数不受限制。主机发送起始条件后，首先发送一个7 bit的从机地址，紧接着发送1 bit的数据传输方向位(r/w)以指示是由从器件读取数据还是把数据写入从器件。数据传输由主机产生的停止条件结束，完整的数据传输时序如图5所示。
2.1.3 ifft变换
ifft变换是基带信号发送的关键模块，本系统使用的ifft变换点数n等于2 048。ifft的实现是调用ipcore[5]，通过对表2中几种算法的综合比较，最终采用的是pipelined stresming i/o 型，可以满足连续数据流的处理，且速度较快，但是会比突发类型(burst)占用更多的资源。
2.1.4 系统定时模块的设计
系统定时(timer)是整个系统重要的模块。主要功能是以系统时钟122.88mhz为基准，对lte系统的帧以及时隙定时。一方面通过发送子帧中断和帧中断信号控制dsp子帧以及帧的发送；另一方面要对fpga中的ddr2 sdram进行控制，进而完成对tx模块的控制，以保证基带信号的发送满足标准中的规定。
2.1.5 中频、射频模块
tx模块后的数据进入中频，在中频进行iq调制，之后对iq调制后的数据进行cic插值，以122.88mhz的d/a采样速率输出，在频域上将信号调制到中心频率为30.72mhz，带宽为所需的相应带宽。在射频(rf)中，进行混频操作，将数据调到2.4ghz的载波上。之后通过天线发送数据。
2.2 硬件实现中的优化方案
2.2.1 系统设计优化
由于基带信号的发送需要满足多种带宽的需求，相应的子载波数和子载波映射的位置都会不同，因此本系统中提出了将dsp的控制信息通过i2c总线传到fpga中，这样fpga收到控制信息后，在mcbsp_read模块中进行相应的子载波映射操作，并将映射后的数据送到ram中。
同时无线帧的发送也要满足相应的上下行链路配置，如表3所示。fpga通过i2c总线接收dsp的控制信息后，控制tx模块进行相应的发送控制。
2.2.2 存储资源优化
由于ifft连续变换后的数据量很大，如果用ram存储数据，则会占用很多的fpga逻辑资源，而基带板中ddr2 sdram空间很大。故在本系统中，ifft变换后通过mig接口将数据导入ddr2 sdram中，这样可以节省很多逻辑资源，ddr2 dram存储模型如图6所示。之后通过系统定时(timer)对ddr2 sdram的数据读取进行控制，将数据发送到tx模块中。
3 硬件平台搭建与测试
3.1 下载代码到芯片中进行实际测试结果
用verilog hdl[6]编写testbench仿真验证无误后，用ise10.1将fpga程序下载到基带板上的xilinx xc5vsx95t芯片中，然后使用ccs软件将dsp的相应程序下载到tms320c6455ztz芯片中。本硬件平台中dsp发送25个资源块(rb)，在dsp中设置软复位，对fpga进行复位控制。用chipscope观察的从tx模块输出信号波形如图7所示。
图7中，tx_flag信号为高电平时表示输出i_data_out和q_data_out有效，i_data_out是ifft变换后的实部，q_data_out是虚部。
3.2 中频信号在频谱仪中的捕捉
基带板的数据通过fpga的引脚发送到中频板中，在中频板中进行iq调制，将频谱搬移到中心频率30.72mhz上，且带宽约为5mhz，中心频率在30.72mhz上，带宽约为4.5mhz，幅度在-25dbm，已满足需求。
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参考文献
[1] 沈嘉.3gpp长期演进(lte)技术原理与系统设计[m].北京：人民邮电出版社，2008：143-154.
[2] 李小文，李贵勇，陈贤亮，等.第三代移动通信系统、信令及实现[m].北京：人民邮电出版，2003.
[3] 3gpp ts 36.211 v8.7.0：physical channels and modulation(release 8)[s].2009.
[4] 3gpp ts 36.212 v8.7.0：physical channels and modulation (release 8)[s].2009.
[5] xilinx fast fourier transform v6.0 user guide.2008.
[6] 夏宇闻.verilog数字系统设计教程.北京航空航天大学出版社[m]，2003.
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