最麻烦的PLL杂散信号——整数边界杂散
锁相环 (pll) 和压控振荡器 (vco) 输出特定频率的rf信号，理想情况下此信号应当是输出中的唯一信号。但事实上，输出中存在干扰杂散信号和相位噪声。本文讨论最麻烦的杂散信号之一——整数边界杂散，它如何仿真与消除，你真的搞清楚了？
整数边界杂散不受欢迎的两个主要原因: 如果它们距离载波（期望信号）频偏小，则ibs功率会对相位噪声积分产生贡献。 如果它们距离载波（期望信号）频偏大，则ibs将调制/解调相邻通道至目标通道，导致系统失真。
在某些系统中，高整数边界杂散会导致部分输出通道无法使用。如果某个系统在特定频谱带宽内有1000个通道，并且10% 通道内的杂散信号高于某个功率水平，那么这100个通道可能无法使用。在频谱带宽成本高昂的协议中，如果有10%的通道不可用，那么这将是一种浪费。
当整数边界离开目标输出频率而落在pll带宽内的时候，整数边界杂散最强。也就是说，如果输出频率为2000.01 mhz，并且环路带宽为50 khz，则ibs最大。随着输出频率远离整数边界，ibs功率也随之以可计算和可重复的形式下降。adi的全新免费仿真器——adisimfrequencyplanner——采用这种可预测的特性来精确仿真整数边界杂散功率（及其它）。
图1. 1900 mhz至2150 mhz范围内各输出频率的最差情况整数边界杂散功率（1 mhz频率步进；100 khz环路带宽；hmc830）
图1显示了最差情况下的整数边界杂散功率，此时各输出频率范围为1900 mhz至2150 mhz（1 mhz步进频率）。可以看到，在2001 mhz时，最差情况ibs功率为 –70 dbc（载波功率以下70 db）。在2000 mhz处没有ibs，因为输出频率落在整数边界上。ibs功率随着载波远离整数边界而下降，直到载波开始接近下一个整数边界。
落在两个整数边界（图1中的2049 mhz和2051 mhz）之间的一半处的杂散信号，属于二阶整数边界杂散。二阶整数边界杂散出现在整数边界之间的一半位置。通常情况下，二阶ibs比一阶ibs低10 db至20 db。adisimfrequencyplanner可以仿真一阶、二阶、三阶、四阶和五阶整数边界杂散。
假设某个调制方案声明整数边界杂散功率高于 –80 dbc的通道不可用；那么，图1中大约有10% 的通道将不再可用。为了解决这个问题，adisimfrequencyplanner可以优化pll/vco配置以便降低（并且在大多数情况下消除）整数边界杂散。前文提到整数边界杂散发生在pfd频率的整数倍之处，并且在靠近载波频率时最大。如果可以改变pfd频率，使pfd频率的整数倍落在足够大的载波频率偏移频率处，那么ibs功率将下降至不会产生问题的水平。这就是adisimfrequencyplanner算法所做的事情——adisimfrequencyplanner计算一阶到五阶整数边界杂散的相对功率，并找到最优解决方案，使vco输出的整数边界杂散最低。
如何改变pfd频率？
一般而言，在pll/vco系统中，pfd频率是固定的。然而，对于大部分可编程时钟分配源、pll参考输入分频器和pll小数n分频调制器架构来说，现在可以轻松改变每个输出通道的pfd频率了。
在推荐的解决方案中，我们采用新型时钟生成和分配芯片hmc7044。hmc7044具有14个超低噪声输出，每个输出均集成可编程分频器。通过将这些输出之一连接到pll参考输入，然后对输出分频器按需进行编程，则参考频率阵列便可用于pll。
hmc7044是时钟分配系统，可用于针对adc、dac和其它系统元件采用多种同步时钟的应用。无需那么多输出的较简单应用可以使用更为简单的替代方案，比如hmc832或adf4351——这两款器件均为集成式pll和vco芯片。
然后，在pll参考输入端，参考输入分频器（r分频器）可按需编程，将可用参考频率阵列分为更大的pfd频率阵列（pfd频率是r分频器输出端的频率）。多亏了pll内置的高阶小数n分频调制器，改变pfd频率不会妨碍得到所需的输出频率。此外，pll的可编程电荷泵电流可用来补偿pfd频率的变化，因此可以保持恒定环路带宽。
图2. pfd频率选择框图
示例
其中：
icp= 可编程电荷泵电流；
fpfd = pll pfd频率；
n = pll小数n分频值；
rfout = vco输出频率/载波频率/目标信号
可编程电荷泵电流的变化方向与pfd频率相反——pfd频率增加则电荷泵电流下降。这是为了保持环路滤波器的动态恒定。
使用adisimfrequencyplanner时，用户输入所需的输出频率范围、步进大小、pfd频率和参考频率限制条件，以及环路滤波器参数。用户还可选择可用的时钟发生器输出分频器和pll参考输入分频器。随后，adisimfrequencyplanner逐一对目标频率进行分析，并根据可用pfd频率阵列计算最优pfd频率。然后，adisimfrequencyplanner将所需的分频器设置和电荷泵电流返回至用户。数据可轻松导出至查找表中，供最终应用的固件读取，然后相应编程hmc7044和pll/vco。adisimfrequencyplanner还可生成一系列照片，向用户显示发生了什么。
在图3中，用户使用了与图1相同的配置，不同的是这次pfd频率通过改变hmc7044输出分频器和pll参考输入分频器而优化。未优化的仿真如图中灰色部分所示，供对比。
图3. 与图1相同的输出配置， 不过这次优化了pfd频率
由图3可见，在输出范围内（1900 mhz至2150 mhz，1 mhz步进），所有整数边界杂散现在都低于 –95 dbc。这表示性能有了大幅提升，并且目标输出有极高的百分比具有相同的高质量。
将adisimfrequencyplanner应用到宽带vco
在测量adisimfrequencyplanner精度和有效性的实验中，将部分adi高性能器件放在一起，并在实验室中进行评估。该实验需要用到下列器件：
hmc7044时钟生成和分配
高达3.2 ghz输出
符合jesd204b标准
超低噪声（抖动低于50 fs，12 khz至20 mhz）
–142 dbc/hz（偏移983.04 mhz输出800 khz）
6个可编程输出。
集成式pll和vco adf5355
rf输入高达8 ghz
100 mhz最大pfd频率
–233 dbc/hz归一化相位噪底
超低噪声pll hmc704
rf输入高达8 ghz
100 mhz最大pfd频率
–233 dbc/hz归一化相位噪底
虽然adf5355内部集成pll，但是使用hmc704从外部锁定adf5355 vco，这样做有两个主要好处：
总相位噪声得益于adf5355业界领先的vco相位噪声性能，以及得益于hmc704业界领先的pll相位噪声性能。
隔离vco和pll可减少干扰信号耦合，从而降低杂散信号的功率。
adisimfrequencyplanner用来优化4800 mhz至6300 mhz范围的输出，步进为250 khz（6000次步进）。在每个步进处，最优分频器设置（因而pfd频率也最优）和电荷泵电流编程至hmc7044、adf5355和hmc704。一旦器件编程并产生步进，频谱分析仪便测量载波功率、一阶和二阶整数边界杂散的功率。频谱分析仪采用极为狭窄的频率范围和分辨率带宽——即便如此，在大部分通道中仅测量噪声，因为整数边界杂散功率低于仪器的噪底。以下测量为pfd频率限制在60 mhz至100 mhz范围内的时候测得，环路带宽和相位裕量分别为17 khz和49.6°。图4显示了hmc7044、adf5355和hmc704解决方案的测量和仿真结果。
图4. hmc7044、adf5355和hmc704 的测量与仿真结果 仿真和测量6000个输出通道
大部分整数边界杂散都在 –120 dbc附近仿真。这低于频谱分析仪的噪底，因而仅测量噪声。
大部分频率的杂散低于 –100 dbc！典型要求是 –70 dbc至 –80 dbc。
优化不改进ibs的唯一区域是低于2 mhz宽的部分，并且发生在2 × hmc7044主机时钟处——在该频率下，没有任何分频器组合可以改善ibs性能。下文提供替代解决方案。
只有在一个非常窄的频率范围内，优化pfd频率才无法改善ibs性能。该频率范围是系统主时钟的两倍（本例中为2949.12 mhz × 2 = 5898.24 mhz）。在此频率下，如果应用可行的话，建议将载波频率转换至附近更为干净的频率，然后将基带频率转换至数字 (nco) 以补偿。例如，载波频率偏移2 mhz，然后将数字基带频率偏移2 mhz以补偿。此外，如果系统可行的话，可改变主机时钟频率，创造干净的输出频率。如果采用上述较为简单的解决方案（使用hmc832或adf4351而非hmc7044），那么就不会产生任何有问题的频率！
adisimfrequencyplanner可以精确仿真整数边界杂散。
成功优化参考源和pll/vco系统，以便实现出色的整数边界杂散性能。
这样可以在某个范围内使更多通道可用，从而提升昂贵频谱的成本价值。
快速仿真宽频率范围。如进行手动处理的话，可能需要数天或数周。（上文中的6000个步进在adisimfrequencyplanner中处理只需花不到1分钟的时间）
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整数边界杂散不受欢迎的两个主要原因: 如果它们距离载波（期望信号）频偏小，则ibs功率会对相位噪声积分产生贡献。 如果它们距离载波（期望信号）频偏大，则ibs将调制/解调相邻通道至目标通道，导致系统失真。
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当整数边界离开目标输出频率而落在pll带宽内的时候，整数边界杂散最强。也就是说，如果输出频率为2000.01 mhz，并且环路带宽为50 khz，则ibs最大。随着输出频率远离整数边界，ibs功率也随之以可计算和可重复的形式下降。adi的全新免费仿真器——adisimfrequencyplanner——采用这种可预测的特性来精确仿真整数边界杂散功率（及其它）。
图1. 1900 mhz至2150 mhz范围内各输出频率的最差情况整数边界杂散功率（1 mhz频率步进；100 khz环路带宽；hmc830）
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假设某个调制方案声明整数边界杂散功率高于 –80 dbc的通道不可用；那么，图1中大约有10% 的通道将不再可用。为了解决这个问题，adisimfrequencyplanner可以优化pll/vco配置以便降低（并且在大多数情况下消除）整数边界杂散。前文提到整数边界杂散发生在pfd频率的整数倍之处，并且在靠近载波频率时最大。如果可以改变pfd频率，使pfd频率的整数倍落在足够大的载波频率偏移频率处，那么ibs功率将下降至不会产生问题的水平。这就是adisimfrequencyplanner算法所做的事情——adisimfrequencyplanner计算一阶到五阶整数边界杂散的相对功率，并找到最优解决方案，使vco输出的整数边界杂散最低。
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一般而言，在pll/vco系统中，pfd频率是固定的。然而，对于大部分可编程时钟分配源、pll参考输入分频器和pll小数n分频调制器架构来说，现在可以轻松改变每个输出通道的pfd频率了。
在推荐的解决方案中，我们采用新型时钟生成和分配芯片hmc7044。hmc7044具有14个超低噪声输出，每个输出均集成可编程分频器。通过将这些输出之一连接到pll参考输入，然后对输出分频器按需进行编程，则参考频率阵列便可用于pll。
hmc7044是时钟分配系统，可用于针对adc、dac和其它系统元件采用多种同步时钟的应用。无需那么多输出的较简单应用可以使用更为简单的替代方案，比如hmc832或adf4351——这两款器件均为集成式pll和vco芯片。
然后，在pll参考输入端，参考输入分频器（r分频器）可按需编程，将可用参考频率阵列分为更大的pfd频率阵列（pfd频率是r分频器输出端的频率）。多亏了pll内置的高阶小数n分频调制器，改变pfd频率不会妨碍得到所需的输出频率。此外，pll的可编程电荷泵电流可用来补偿pfd频率的变化，因此可以保持恒定环路带宽。
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示例
其中：
icp= 可编程电荷泵电流；
fpfd = pll pfd频率；
n = pll小数n分频值；
rfout = vco输出频率/载波频率/目标信号
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由图3可见，在输出范围内（1900 mhz至2150 mhz，1 mhz步进），所有整数边界杂散现在都低于 –95 dbc。这表示性能有了大幅提升，并且目标输出有极高的百分比具有相同的高质量。
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在测量adisimfrequencyplanner精度和有效性的实验中，将部分adi高性能器件放在一起，并在实验室中进行评估。该实验需要用到下列器件：
hmc7044时钟生成和分配
高达3.2 ghz输出
符合jesd204b标准
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–142 dbc/hz（偏移983.04 mhz输出800 khz）
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rf输入高达8 ghz
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–233 dbc/hz归一化相位噪底
超低噪声pll hmc704
rf输入高达8 ghz
100 mhz最大pfd频率
–233 dbc/hz归一化相位噪底
虽然adf5355内部集成pll，但是使用hmc704从外部锁定adf5355 vco，这样做有两个主要好处：
总相位噪声得益于adf5355业界领先的vco相位噪声性能，以及得益于hmc704业界领先的pll相位噪声性能。
隔离vco和pll可减少干扰信号耦合，从而降低杂散信号的功率。
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图4. hmc7044、adf5355和hmc704 的测量与仿真结果 仿真和测量6000个输出通道
大部分整数边界杂散都在 –120 dbc附近仿真。这低于频谱分析仪的噪底，因而仅测量噪声。
大部分频率的杂散低于 –100 dbc！典型要求是 –70 dbc至 –80 dbc。
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adisimfrequencyplanner可以精确仿真整数边界杂散。
成功优化参考源和pll/vco系统，以便实现出色的整数边界杂散性能。
这样可以在某个范围内使更多通道可用，从而提升昂贵频谱的成本价值。
快速仿真宽频率范围。如进行手动处理的话，可能需要数天或数周。（上文中的6000个步进在adisimfrequencyplanner中处理只需花不到1分钟的时间）
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