DDR3 PCB布线规则有哪些
第一步，确定拓补结构（仅在多片ddr芯片时有用）
首先要确定ddr的拓补结构，一句话，ddr1/2采用星形结构，ddr3采用菊花链结构。拓补结构只影响地址线的走线方式，不影响数据线。以下是示意图。
星形拓补就是地址线走到两片ddr中间再向两片ddr分别走线，菊花链就是用地址线把两片ddr“串起来”，就像羊肉串，每个ddr都是羊肉串上的一块肉，哈哈，开个玩笑。
第二步，元器件摆放
确定了ddr的拓补结构，就可以进行元器件的摆放，有以下几个原则需要遵守：
原则一，考虑拓补结构，仔细查看cpu地址线的位置，使得地址线有利于相应的拓补结构
原则二，地址线上的匹配电阻靠近cpu
原则三，数据线上的匹配电阻靠近ddr
原则四，将ddr芯片摆放并旋转，使得ddr数据线尽量短，也就是，ddr芯片的数据引脚靠近cpu
原则五，如果有vtt端接电阻，将其摆放在地址线可以走到的最远的位置。一般来说，ddr2不需要vtt端接电阻，只有少数cpu需要；ddr3都需要vtt端接电阻。
原则六，ddr芯片的去耦电容放在靠近ddr芯片相应的引脚
以下是ddr2的元器件摆放示意图（未包括去耦电容），可以很容易看出，地址线可以走到两颗芯片中间然后向两边分，很容易实现星形拓补，同时，数据线会很短。
以下是带有vtt端接电阻的ddr2元器件摆放示意图，在这个例子中，没有串联匹配电阻，vtt端接电阻摆放在了地址线可以到达的最远距离。
以下是ddr3元器件摆放示意图，请注意，这里使用的cpu支持双通道ddr3，所以看到有四片（参考设计是8片）ddr3，其实是每两个组成一个通道，地址线沿着图中绿色的走线传递，实现了菊花链拓补。地址线上的vtt端接电阻摆放在了地址线可以到达的最远的地方。同样地，数据线上的端接电阻也放置在了靠近ddr3芯片的位置，数据线到达cpu的距离很短。同时，可以看到，去耦电容放置在了很靠近ddr3相应电源引脚的地方。
第三步，设置串联匹配电阻的仿真模型
摆放完元器件，建议设置串联匹配电阻的仿真模型，这样对于后续的布线规则的设置是有好处的。点击analyzesi/emi simmodel assignment，如下图。
然后会出来model assignment的界面，如下图
然后点击需要设置模型的器件，通常就是串联匹配电阻，分配或创建合适的仿真的模型。
分配好仿真模型之后的网络，使用show element命令，可以看到相关的xnet属性。
第四步，设置线宽与线距
1. ddr走线线宽与阻抗控制密切相关，经常可以看到很多同行做阻抗控制。对于纯数字电路，完全有条件针对高速线做单端阻抗控制；但对于混合电路，包含高速数字电路与射频电路，射频电路比数字电路要重要的多，必须对射频信号做50欧姆阻抗控制，同时射频走线不可能太细，否则会引起较大的损耗，所以在混合电路中，本人往往舍弃数字电路的阻抗控制。到目前为止，本人设计的混合电路产品中，最高规格的ddr是ddr2-800，未作阻抗控制，工作一切正常。
2. ddr的供电走线，建议8mil以上，在allegro可以针对一类线进行物理参数的同意设定，我本人喜欢建立pwr-10mil的约束条件，并为所有电源网络分配这一约束条件。
3.线距部分主要考虑两方面，一是线-线间距，建议采用2w原则，即线间距是2倍线宽，3w很难满足；二是线-shape间距，同样建议采用2w原则。对于线间距，也可以在allegro中建立一种约束条件，为所有ddr走线（xnet）分配这样的约束条件。
4.还有一种可能需要的规则，就是区域规则。allegro中默认的线宽线距都是5mil，在cpu引脚比较密集的时候，这样的规则是无法满足的，这就需要在cpu或ddr芯片周围设定允许小间距，小线宽的区域规则。
第五步，走线
走线就需要注意的内容比较多，这里只做少许说明。
所有走线尽量短
走线不能有锐角
尽量少打过孔
保证所有走线有完整的参考面，地平面或这电源平面都可以，对于交变信号，地与电源平面是等电位的
尽量避免过孔将参考面打破，不过这在实际中很难做到
走完地址线和数据后，务必将ddr芯片的电源脚，接地脚，去耦电容的电源脚，接地脚全部走完，否则在后面绕等长时会很麻烦的
第六步，设置等长规则
对于数据线，ddr1/2与ddr3的规则是一致的：每个byte与各自的dqs，dqm等长，即dq0:7与dqs0，dqm。等长，dq8:15与dqs1，dqm1等长，以此类推。
地址线方面的等长，要特别注意，ddr1/2与ddr是很不一样的。
对于ddr1/2，需要设定每条地址到达同一片ddr的距离保持等长。
对于ddr3，地址线的等长往往需要过孔来配合，具体的规则均绑定在过孔上和vtt端接电阻上，如下图。可以看到，cpu的地址线到达过孔的距离等长，过孔到达vtt端接电阻的距离也等长。
补充一点，很多时候，地址线的等长要求不严格，这一点我还没有尝试过。在本人设计的这些产品中，地址线，数据线都做了25mil的relative propagation delay的等长规则设定。关于等长规则设定的细节在这里不再赘述。
第七步，绕等长
完成等长规则的设定后，最后一步也是工作量最大的一步：绕等长。
在这一步，我认为只有一点规则需要注意：尽量采用3倍线宽，45度角绕等长。
绕等长完成后，最好把ddr相关网络锁定，以免误动。
到这里，ddr走线就已经完成了，在本人设计过的三，四十种产品中，都是按照上面的规则与过程完成的，ddr2最高规格是ddr2-800，512mb，ddr3最高规格是ddr3-1600，1gb，都可以很稳定的工作，无论性能还是可靠性，都未曾出过问题。
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星形拓补就是地址线走到两片ddr中间再向两片ddr分别走线，菊花链就是用地址线把两片ddr“串起来”，就像羊肉串，每个ddr都是羊肉串上的一块肉，哈哈，开个玩笑。
第二步，元器件摆放
确定了ddr的拓补结构，就可以进行元器件的摆放，有以下几个原则需要遵守：
原则一，考虑拓补结构，仔细查看cpu地址线的位置，使得地址线有利于相应的拓补结构
原则二，地址线上的匹配电阻靠近cpu
原则三，数据线上的匹配电阻靠近ddr
原则四，将ddr芯片摆放并旋转，使得ddr数据线尽量短，也就是，ddr芯片的数据引脚靠近cpu
原则五，如果有vtt端接电阻，将其摆放在地址线可以走到的最远的位置。一般来说，ddr2不需要vtt端接电阻，只有少数cpu需要；ddr3都需要vtt端接电阻。
原则六，ddr芯片的去耦电容放在靠近ddr芯片相应的引脚
以下是ddr2的元器件摆放示意图（未包括去耦电容），可以很容易看出，地址线可以走到两颗芯片中间然后向两边分，很容易实现星形拓补，同时，数据线会很短。
以下是带有vtt端接电阻的ddr2元器件摆放示意图，在这个例子中，没有串联匹配电阻，vtt端接电阻摆放在了地址线可以到达的最远距离。
以下是ddr3元器件摆放示意图，请注意，这里使用的cpu支持双通道ddr3，所以看到有四片（参考设计是8片）ddr3，其实是每两个组成一个通道，地址线沿着图中绿色的走线传递，实现了菊花链拓补。地址线上的vtt端接电阻摆放在了地址线可以到达的最远的地方。同样地，数据线上的端接电阻也放置在了靠近ddr3芯片的位置，数据线到达cpu的距离很短。同时，可以看到，去耦电容放置在了很靠近ddr3相应电源引脚的地方。
第三步，设置串联匹配电阻的仿真模型
摆放完元器件，建议设置串联匹配电阻的仿真模型，这样对于后续的布线规则的设置是有好处的。点击analyzesi/emi simmodel assignment，如下图。
然后会出来model assignment的界面，如下图
然后点击需要设置模型的器件，通常就是串联匹配电阻，分配或创建合适的仿真的模型。
分配好仿真模型之后的网络，使用show element命令，可以看到相关的xnet属性。
第四步，设置线宽与线距
1. ddr走线线宽与阻抗控制密切相关，经常可以看到很多同行做阻抗控制。对于纯数字电路，完全有条件针对高速线做单端阻抗控制；但对于混合电路，包含高速数字电路与射频电路，射频电路比数字电路要重要的多，必须对射频信号做50欧姆阻抗控制，同时射频走线不可能太细，否则会引起较大的损耗，所以在混合电路中，本人往往舍弃数字电路的阻抗控制。到目前为止，本人设计的混合电路产品中，最高规格的ddr是ddr2-800，未作阻抗控制，工作一切正常。
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第五步，走线
走线就需要注意的内容比较多，这里只做少许说明。
所有走线尽量短
走线不能有锐角
尽量少打过孔
保证所有走线有完整的参考面，地平面或这电源平面都可以，对于交变信号，地与电源平面是等电位的
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走完地址线和数据后，务必将ddr芯片的电源脚，接地脚，去耦电容的电源脚，接地脚全部走完，否则在后面绕等长时会很麻烦的
第六步，设置等长规则
对于数据线，ddr1/2与ddr3的规则是一致的：每个byte与各自的dqs，dqm等长，即dq0:7与dqs0，dqm。等长，dq8:15与dqs1，dqm1等长，以此类推。
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