5通道(3路+V和2路-V)热插拔参考设计
本文介绍的5通道电路虽然只采用了一个max5927a 4通道热插拔控制器，却可以实现3路正电源和2路负电源的热插拔功能。图1电路满足以下负载供电和上电排序要求：
2a时，ch1 = +3.3v (电路在 ≥ 3a时断电)
1.6a时，ch2 = +5v (电路在 ≥ 2.4a时断电)
2a时，ch3 = +12v (电路在 ≥ 3a时断电)
150ma时，ch4 = -12v (没有电路断电动作)
50ma时，ch5 = -5v (没有电路断电动作)
启动顺为：通道2 (+5v)和通道3 (+12v)在低电平有效card_present变为低电平时立即接通。stat2和stat3在低电平有效card_present变为低电平10.8ms后，变为高电平。
通道1 (+3.3v)相对于通道2和通道3延迟11.8ms接通。通道1接通10.8ms后，stat1变为高电平。
通道4 (-12v)和通道5 (-5v)相对于通道2和通道3延迟27.8ms接通。通道4和通道5接通10.8ms后，stat4变为高电平。
锁存故障管理。如果通道1至通道3中的任意一个出现错误，所有通道将被关闭，直到低电平有效card_present进入下一关断和接通周期。
图1. 5通道热插拔电路控制3路正电源和2路负电源
虽然延迟要求和故障管理是针对这一设计的，但可以改变这一延迟以满足其他时序要求。如果需要，故障管理可以改为自动重试模式。
热插拔控制器选择
之所以选择max5927a，是由于它具有特殊的+15v绝对最大输入电压，而max5927是14v。如果12v供电电路采用了镜像电路电感，断路器过载时电路开路，使得12v电路可能出现供电电压振铃和过冲，那么这一电压优势就显得非常重要。
接通时序
电阻r36 (在ic引脚10)将每一通道的接通时间设置为10.8ms ±2.8ms。在此期间，max5927a的内部低速比较器被禁止，使负载电容充电电流能够达到通道1至通道3每一通道预设电流触发值的两倍，以满足要求。在此期间，不需要触发断路器，负载电容很容易充电至最终值。在4kω和500kω之间调整r36，可以使启动延时设置在400µs (最小)到50ms (最大)之间的任意值。在这一启动时间的最后，stat输出从false至true的瞬变。stat输出为正，但也可以通过接地pol (引脚29)设置为负。
通过(r29 + r30) - c16时间常数将通道1相对于通道2和通道3延时11.8ms接通；可以增大c16以加大延时。通道1开始接通10.8ms后，stat1变为高电平。
通过(r29 + r31) - c17时间常数将通道4和通道5相对于通道2和通道3延时28ms接通；可以增大c17以加大延时，或者减小r31，以缩短延时。通道4和通道5开始接通10.8ms后，stat4变为高电平。
mode置位(开引脚28)以配置max5927a为上电排序模式。
输出电压摆率
所有通道输出电压摆率设置为约1v/ms，数值与负载电容(c11至c15)值无关。可以修改c6至c10栅极电容值以改变摆率。摆率计算为δv/δt = igate/cgate。由于计算中并没有包括fet栅极电容，因此，该方程并不是很精确。gate1、gate2和gate3的栅极充电电流约为100µa。由于r10和r11电流的原因，q4和q5的栅极充电电流为30µa到50µa。负载电容充电电流可以计算为icharge = cload × δv/δt。它由igate/cgate = icharge/cload得出。电容c8至c10使通道1到通道3的输出达到约1v/ms摆幅。没有负载时，c13至c15以大约0.5a的电流充电，直到达到满幅输出。如果没有c8至c10，输出以两倍于上面计算电流触发值的电流对负载电容进行充电。电容c6和c7为10nf，使通道4和通道5的摆幅大约为1v/ms。
断路器门限
21mv至27.5mv的慢速比较器阈值以及r7 = r9 = 8.3mω设置了通道1 (+3.3v)和通道3 (+12v)的限流值。默认值乘以1.13以及r33 = r35 = 1.15kω，得到大约3.1a至3.8a的最终值。21mv至27.5mv的慢速比较器阈值以及r8 = 10mω设置通道2 (+5v)限流值。默认值乘以1.15以及r34 = 1.18kω，得到大约2.415a至3.625a的最终值。通过调整检测电阻r7到r9以及iset电阻r33到r35来设置其他的限流值。可以从数据资料提供的曲线中确定默认乘数。限流断路器不对低电流通道4 (-12v)和通道5 (-5v)提供保护。
内部上拉把latch置为高电平，将max5927a配置为锁存故障管理。如果通道1至通道3中的任意一个出现故障，所有通道将被关断，直到低电平有效card_present进入下一关断和接通周期。
负电压通道4和通道5
gate4的栅极充电电流输出是60µa至100µa，但是在对称电路r4–q7和r5-q6中被分成30µa至50µa。gate4的电压可以比vin4(3.3v)高5.3v，或者接通时≤+8.6v，关断时接近0v。接通时，vq6(base) = vq7(base) = 3.3v，vq6(emitter) = vq7(emitter) ≈ 3.9v，关断时为0v。r4和r5上相等的压降使得q6和q7均分电流。r6和r7上相等的电流在q4和q5上产生相等的栅极驱动。关断状态下，gate4 = 0v时的栅极驱动为0v。q4和q5的关断速度取决于流过r6至r7的栅极放电电流。
fet选择
所有通道，除了+12v通道，采用了sot23封装的n通道mosfet直通晶体管；每一fet原理图列出了vgs = 4.5v和tj = +25°c时的最大rds(on)。vgs(max) = 20v (si9410)的mosfet被用于+12v通道。
总结
电路满足所有的负载和上电排序设计要求—处理3个正电压和2个负电压通道，具有合适的顺序接通时序、大于所需最小值的过电流触发点，以及大约1v/ms的输出摆率，达到了设计要求。
+5v和+12v通道的+3.3v延时 = 11.8ms (请参考图2)
+3.3v通道的-5v延时 = 16.2ms (请参考图3)
-5v负载关断时间 = 1ms (请参考图4和图5)
-12v负载关断时间 = 4ns (请参考图6和图7)
-12v输出电压摆率 ≈ 1v/ms (请参考图8)
-12v负载电容充电电流 ≈ 80ma (请参考图9)
-5v输出电压摆率 ≈ 1v/ms (请参考图10)
-5v负载电容充电电流 ≈ 55ma (请参考图11)
+3.3v输出电压摆率 ≈ 1v/ms (请参考图12)
+3.3v负载电容充电电流 ≈ 400ma (请参考图12)
3a负载+3.3v接通，不触发断路器(请参考图13)
+3.3v断路器在3.22a时关断(请参考图14)
+5v负载电容充电电流 ≈ 500ma (请参考图15)
+5v输出电压摆率 ≈ 1v/ms (请参考图15)
2.4a负载+5v接通，不触发断路器(请参考图16)
+5v断路器在2.87a时关断(请参考图17)
+12v负载电容充电电流 ≈ 500ma (请参考图18)
3a负载+12v接通，不触发断路器(请参考图19)
+12v断路器在3.1a时关断(请参考图20)
+5v在 ≈ 4a时启动短路电路(请参考图21)
+12v在 ≈ 5.7a时启动短路电路(请参考图22)
测试结果
图2. +12v至+3.3v接通延时，没有负载
ch1 = q8base(card_present), ch2 = +3.3vout, ch3 = +12vout, ch4 = -5vout
注释：+12vout和+3.3vout之间有11.8ms延时。
图3. +3.3v至-5v接通延时，没有负载
ch1 = q8base, ch2 = +3.3vout, ch3 = +12vout, ch4 = -5vout
注释：+3.3vout和-5vout之间有16.2ms延时。
图4. -5v栅极相对于+3.3vgate关断，没有负载
ch1 = q8base, ch2 = +3.3vgate, ch3 = +5vgate, ch4 = -5vgate
注释：-5v栅极关断较慢；当1 < vgate < 3v (2.5v，典型值)时，fet关断。由此，正电压通道关断1.5ms至4ms后，-5v栅极完全关断。
图5. -5v负载关断，50ma负载
ch1 = q8base, ch2 = -5vgate, ch3 = -5vout, ch4 = iin(-5v)
注释：虽然由于输出电容放电导致vout(-5v)没有达到0v，-5v在1ms内下降至零。
图6. -12v栅极关断，没有负载
ch1 = q8base, ch2 = +3.3vgate, ch3 = +12vgate, ch4 = -12vgate
注释：-12v栅极关断较慢；当1 < vgate < 3v (2.5v，典型值)时，fet关断。由此，正电压通道关断1ms至4ms后，-12v栅极完全关断。
图7. -12v负载关断，150ma负载
ch1 = q8base, ch2 = -12vgate, ch3 = -12vout, ch4 = iin(-12v)
注释：虽然由于输出电容放电导致vout(-12v)没有达到0v，-12v输入在4ms内降到零。
图8. -12v接通波形
ch1 = q8base, ch2 = -12vgate, ch3 = -12vout, ch4 = iin(-12v)
注释：接通顺序，80ω阻性负载 = 150ma。
图9. -12v接通波形，没有负载
ch1 = q8base, ch2 = -12vgate, ch3 = -12vout, ch4 = iin(-12v)
注释：iin(pk) = 80ma，对输出电容充电。
图10. -5v接通波形，100ω阻性负载 = 50ma
ch1 = q8base, ch2 = -5vgate, ch3 = -5vout, ch4 = iin(-5v)
注释：-5v摆率大约为1v/ms。
图11. -5v接通波形，没有负载
ch1 = q8base, ch2 = -5vgate, ch3 = -5vout, ch4 = iin(-5v)
注释：iin(pk) = 55ma，对输出电容充电。
图12. +3.3v接通波形，没有负载
ch1 = q8base, ch2 = +3.3vgate, ch3 = +3.3vout, ch4 = iin(+3.3v)
注释：iin(pk) = 400ma，对输出电容充电；+3.3v摆率大约为1v/ms。
图13. +3.3v接通波形，1.1ω负载 = 3a
ch1 = q8base, ch2 = +3.3vgate, ch3 = +3.3vout, ch4 = iin(+3.3v)
图14. +3.3v过流关断
ch1 = stat1, ch2 = vgate (+3.3v), ch3 = +3.3vout, ch4 = iout(+3.3v) 0.5a/div
注释：iout和vout减小是由于输出电容向恒阻负载放电。测得的触发电流为3.22a。*
图15. +5v接通负载电容充电电流，没有负载
ch1 = q8base, ch2 = +5vgate, ch3 = +5vout, ch4 = iin(+5v)
注释：iin(pk) = 500ma，对输出电容充电。
图16. +5v接通电流，2.083ω负载 = 2.4a
ch1 = q8base, ch2 = +5vgate, ch3 = +5vout, ch4 = iin(+5v)
图17. +5v过流关断
ch1 = stat2, ch2 = vgate (+5v), ch3 = +5vout, ch4 = iout(+5v) 0.5a/div
注释：iout和vout减小是由于输出电容向恒阻负载放电。测得的触发电流为2.87a。
图18. +12v启动电流，没有负载
ch1 = q8base, ch2 = +12vgate, ch3 = +12vout, ch4 = iin(+12v)
注释：iin(+12vpk) = 500ma，对输出电容充电。
图19. +12v接通电流，4ω负载 = 3a
ch1 = q8base, ch2 = +12vgate, ch3 = +12vout, ch4 = iin(+12v)
图20. +12v过流关断
ch1 = stat3, ch2 = vgate (+12v), ch3 = +12vout, ch4 = iout(+3.3v) 0.5a/div
注释：iout和vout减小是由于输出电容向恒阻负载放电。测得的触发电流为3.1a。
图21. 短路电路的+5v启动电流
ch1 = q8base, ch2 = +5vout, ch3 = +5vgate, ch4 = iin(+5v)
注释：触发时的4a负载电流。
图22. 短路电路的+12v启动电流
ch1 = q8base, ch2 = vout, ch3 = vgate, ch4 = iout
注释：触发时的5.7a负载电流。
测试pcb布板
图23. 参考设计pcb元件布局
图24. 顶层
图25. 底层
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2a时，ch1 = +3.3v (电路在 ≥ 3a时断电)
1.6a时，ch2 = +5v (电路在 ≥ 2.4a时断电)
2a时，ch3 = +12v (电路在 ≥ 3a时断电)
150ma时，ch4 = -12v (没有电路断电动作)
50ma时，ch5 = -5v (没有电路断电动作)
启动顺为：通道2 (+5v)和通道3 (+12v)在低电平有效card_present变为低电平时立即接通。stat2和stat3在低电平有效card_present变为低电平10.8ms后，变为高电平。
通道1 (+3.3v)相对于通道2和通道3延迟11.8ms接通。通道1接通10.8ms后，stat1变为高电平。
通道4 (-12v)和通道5 (-5v)相对于通道2和通道3延迟27.8ms接通。通道4和通道5接通10.8ms后，stat4变为高电平。
锁存故障管理。如果通道1至通道3中的任意一个出现错误，所有通道将被关闭，直到低电平有效card_present进入下一关断和接通周期。
图1. 5通道热插拔电路控制3路正电源和2路负电源
虽然延迟要求和故障管理是针对这一设计的，但可以改变这一延迟以满足其他时序要求。如果需要，故障管理可以改为自动重试模式。
热插拔控制器选择
之所以选择max5927a，是由于它具有特殊的+15v绝对最大输入电压，而max5927是14v。如果12v供电电路采用了镜像电路电感，断路器过载时电路开路，使得12v电路可能出现供电电压振铃和过冲，那么这一电压优势就显得非常重要。
接通时序
电阻r36 (在ic引脚10)将每一通道的接通时间设置为10.8ms ±2.8ms。在此期间，max5927a的内部低速比较器被禁止，使负载电容充电电流能够达到通道1至通道3每一通道预设电流触发值的两倍，以满足要求。在此期间，不需要触发断路器，负载电容很容易充电至最终值。在4kω和500kω之间调整r36，可以使启动延时设置在400µs (最小)到50ms (最大)之间的任意值。在这一启动时间的最后，stat输出从false至true的瞬变。stat输出为正，但也可以通过接地pol (引脚29)设置为负。
通过(r29 + r30) - c16时间常数将通道1相对于通道2和通道3延时11.8ms接通；可以增大c16以加大延时。通道1开始接通10.8ms后，stat1变为高电平。
通过(r29 + r31) - c17时间常数将通道4和通道5相对于通道2和通道3延时28ms接通；可以增大c17以加大延时，或者减小r31，以缩短延时。通道4和通道5开始接通10.8ms后，stat4变为高电平。
mode置位(开引脚28)以配置max5927a为上电排序模式。
输出电压摆率
所有通道输出电压摆率设置为约1v/ms，数值与负载电容(c11至c15)值无关。可以修改c6至c10栅极电容值以改变摆率。摆率计算为δv/δt = igate/cgate。由于计算中并没有包括fet栅极电容，因此，该方程并不是很精确。gate1、gate2和gate3的栅极充电电流约为100µa。由于r10和r11电流的原因，q4和q5的栅极充电电流为30µa到50µa。负载电容充电电流可以计算为icharge = cload × δv/δt。它由igate/cgate = icharge/cload得出。电容c8至c10使通道1到通道3的输出达到约1v/ms摆幅。没有负载时，c13至c15以大约0.5a的电流充电，直到达到满幅输出。如果没有c8至c10，输出以两倍于上面计算电流触发值的电流对负载电容进行充电。电容c6和c7为10nf，使通道4和通道5的摆幅大约为1v/ms。
断路器门限
21mv至27.5mv的慢速比较器阈值以及r7 = r9 = 8.3mω设置了通道1 (+3.3v)和通道3 (+12v)的限流值。默认值乘以1.13以及r33 = r35 = 1.15kω，得到大约3.1a至3.8a的最终值。21mv至27.5mv的慢速比较器阈值以及r8 = 10mω设置通道2 (+5v)限流值。默认值乘以1.15以及r34 = 1.18kω，得到大约2.415a至3.625a的最终值。通过调整检测电阻r7到r9以及iset电阻r33到r35来设置其他的限流值。可以从数据资料提供的曲线中确定默认乘数。限流断路器不对低电流通道4 (-12v)和通道5 (-5v)提供保护。
内部上拉把latch置为高电平，将max5927a配置为锁存故障管理。如果通道1至通道3中的任意一个出现故障，所有通道将被关断，直到低电平有效card_present进入下一关断和接通周期。
负电压通道4和通道5
gate4的栅极充电电流输出是60µa至100µa，但是在对称电路r4–q7和r5-q6中被分成30µa至50µa。gate4的电压可以比vin4(3.3v)高5.3v，或者接通时≤+8.6v，关断时接近0v。接通时，vq6(base) = vq7(base) = 3.3v，vq6(emitter) = vq7(emitter) ≈ 3.9v，关断时为0v。r4和r5上相等的压降使得q6和q7均分电流。r6和r7上相等的电流在q4和q5上产生相等的栅极驱动。关断状态下，gate4 = 0v时的栅极驱动为0v。q4和q5的关断速度取决于流过r6至r7的栅极放电电流。
fet选择
所有通道，除了+12v通道，采用了sot23封装的n通道mosfet直通晶体管；每一fet原理图列出了vgs = 4.5v和tj = +25°c时的最大rds(on)。vgs(max) = 20v (si9410)的mosfet被用于+12v通道。
总结
电路满足所有的负载和上电排序设计要求—处理3个正电压和2个负电压通道，具有合适的顺序接通时序、大于所需最小值的过电流触发点，以及大约1v/ms的输出摆率，达到了设计要求。
+5v和+12v通道的+3.3v延时 = 11.8ms (请参考图2)
+3.3v通道的-5v延时 = 16.2ms (请参考图3)
-5v负载关断时间 = 1ms (请参考图4和图5)
-12v负载关断时间 = 4ns (请参考图6和图7)
-12v输出电压摆率 ≈ 1v/ms (请参考图8)
-12v负载电容充电电流 ≈ 80ma (请参考图9)
-5v输出电压摆率 ≈ 1v/ms (请参考图10)
-5v负载电容充电电流 ≈ 55ma (请参考图11)
+3.3v输出电压摆率 ≈ 1v/ms (请参考图12)
+3.3v负载电容充电电流 ≈ 400ma (请参考图12)
3a负载+3.3v接通，不触发断路器(请参考图13)
+3.3v断路器在3.22a时关断(请参考图14)
+5v负载电容充电电流 ≈ 500ma (请参考图15)
+5v输出电压摆率 ≈ 1v/ms (请参考图15)
2.4a负载+5v接通，不触发断路器(请参考图16)
+5v断路器在2.87a时关断(请参考图17)
+12v负载电容充电电流 ≈ 500ma (请参考图18)
3a负载+12v接通，不触发断路器(请参考图19)
+12v断路器在3.1a时关断(请参考图20)
+5v在 ≈ 4a时启动短路电路(请参考图21)
+12v在 ≈ 5.7a时启动短路电路(请参考图22)
测试结果
图2. +12v至+3.3v接通延时，没有负载
ch1 = q8base(card_present), ch2 = +3.3vout, ch3 = +12vout, ch4 = -5vout
注释：+12vout和+3.3vout之间有11.8ms延时。
图3. +3.3v至-5v接通延时，没有负载
ch1 = q8base, ch2 = +3.3vout, ch3 = +12vout, ch4 = -5vout
注释：+3.3vout和-5vout之间有16.2ms延时。
图4. -5v栅极相对于+3.3vgate关断，没有负载
ch1 = q8base, ch2 = +3.3vgate, ch3 = +5vgate, ch4 = -5vgate
注释：-5v栅极关断较慢；当1 < vgate < 3v (2.5v，典型值)时，fet关断。由此，正电压通道关断1.5ms至4ms后，-5v栅极完全关断。
图5. -5v负载关断，50ma负载
ch1 = q8base, ch2 = -5vgate, ch3 = -5vout, ch4 = iin(-5v)
注释：虽然由于输出电容放电导致vout(-5v)没有达到0v，-5v在1ms内下降至零。
图6. -12v栅极关断，没有负载
ch1 = q8base, ch2 = +3.3vgate, ch3 = +12vgate, ch4 = -12vgate
注释：-12v栅极关断较慢；当1 < vgate < 3v (2.5v，典型值)时，fet关断。由此，正电压通道关断1ms至4ms后，-12v栅极完全关断。
图7. -12v负载关断，150ma负载
ch1 = q8base, ch2 = -12vgate, ch3 = -12vout, ch4 = iin(-12v)
注释：虽然由于输出电容放电导致vout(-12v)没有达到0v，-12v输入在4ms内降到零。
图8. -12v接通波形
ch1 = q8base, ch2 = -12vgate, ch3 = -12vout, ch4 = iin(-12v)
注释：接通顺序，80ω阻性负载 = 150ma。
图9. -12v接通波形，没有负载
ch1 = q8base, ch2 = -12vgate, ch3 = -12vout, ch4 = iin(-12v)
注释：iin(pk) = 80ma，对输出电容充电。
图10. -5v接通波形，100ω阻性负载 = 50ma
ch1 = q8base, ch2 = -5vgate, ch3 = -5vout, ch4 = iin(-5v)
注释：-5v摆率大约为1v/ms。
图11. -5v接通波形，没有负载
ch1 = q8base, ch2 = -5vgate, ch3 = -5vout, ch4 = iin(-5v)
注释：iin(pk) = 55ma，对输出电容充电。
图12. +3.3v接通波形，没有负载
ch1 = q8base, ch2 = +3.3vgate, ch3 = +3.3vout, ch4 = iin(+3.3v)
注释：iin(pk) = 400ma，对输出电容充电；+3.3v摆率大约为1v/ms。
图13. +3.3v接通波形，1.1ω负载 = 3a
ch1 = q8base, ch2 = +3.3vgate, ch3 = +3.3vout, ch4 = iin(+3.3v)
图14. +3.3v过流关断
ch1 = stat1, ch2 = vgate (+3.3v), ch3 = +3.3vout, ch4 = iout(+3.3v) 0.5a/div
注释：iout和vout减小是由于输出电容向恒阻负载放电。测得的触发电流为3.22a。*
图15. +5v接通负载电容充电电流，没有负载
ch1 = q8base, ch2 = +5vgate, ch3 = +5vout, ch4 = iin(+5v)
注释：iin(pk) = 500ma，对输出电容充电。
图16. +5v接通电流，2.083ω负载 = 2.4a
ch1 = q8base, ch2 = +5vgate, ch3 = +5vout, ch4 = iin(+5v)
图17. +5v过流关断
ch1 = stat2, ch2 = vgate (+5v), ch3 = +5vout, ch4 = iout(+5v) 0.5a/div
注释：iout和vout减小是由于输出电容向恒阻负载放电。测得的触发电流为2.87a。
图18. +12v启动电流，没有负载
ch1 = q8base, ch2 = +12vgate, ch3 = +12vout, ch4 = iin(+12v)
注释：iin(+12vpk) = 500ma，对输出电容充电。
图19. +12v接通电流，4ω负载 = 3a
ch1 = q8base, ch2 = +12vgate, ch3 = +12vout, ch4 = iin(+12v)
图20. +12v过流关断
ch1 = stat3, ch2 = vgate (+12v), ch3 = +12vout, ch4 = iout(+3.3v) 0.5a/div
注释：iout和vout减小是由于输出电容向恒阻负载放电。测得的触发电流为3.1a。
图21. 短路电路的+5v启动电流
ch1 = q8base, ch2 = +5vout, ch3 = +5vgate, ch4 = iin(+5v)
注释：触发时的4a负载电流。
图22. 短路电路的+12v启动电流
ch1 = q8base, ch2 = vout, ch3 = vgate, ch4 = iout
注释：触发时的5.7a负载电流。
测试pcb布板
图23. 参考设计pcb元件布局
图24. 顶层
图25. 底层
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