人字拖的转换触发器预设和清除配置类型摘要
触发器是顺序电路的基本构建模块，可以从一种形式转换为另一种形式，能够存储单个数据位
我们在整个电子教程部分已经看过顺序逻辑触发器将无限期地保持其两种稳定状态之一，直到应用某种形式的外部触发脉冲使其改变状态。
作为触发器是双稳态器件，这些时序电路有时被称为“锁存器”，因为它们的输出被锁定或锁存到其输入状态，直到其输入条件发生另一次变化。
我们还看到双稳态翻转 - 触发器是时序逻辑电路中最基本的存储元件，并且可以配置为通过互连两个反相门来产生简单的存储器元件以产生反馈。注意，组合逻辑电路不需要任何形式的存储器，因此不使用触发器。然而，时序逻辑电路确实具有存储器，因此使用各种类型的触发器设计来记住它们的当前状态。
数字逻辑门的互连以产生存储器件导致诸如开关去抖电路的应用此外，由双稳态锁存器构成的存储器元件构成了累加器和寄存器的基础，计算机或微控制器在其上进行复杂的算术运算。
创建单个一位触发器的最基本方法是使用两个 nor门门，如图所示。通过使用交叉耦合门并将输出从一个门馈送到另一个门的输入端（输入 - 输出互换），电路具有闭环（正反馈），因此其输出取决于输入的状态，使得电路顺序并具有存储器。
触发器也属于一类称为多谐振荡器的数字开关电路。基本双稳态多谐振荡器是一种再生电路，具有两个有源数字门，设计成当一个数字门导通时，另一个门被截止，反之亦然。这两个数字门产生两个稳定的输出，包括high和low，其中一个是另一个的补码。
但我们可以制作许多不同类型的异步和同步触发器电路（异步翻转 - 触发器不需要时钟信号输入，但是同步的那个来自基本的交叉耦合nandgates和norgates，不同类型之间的触发器的转换有时会有点混乱。
基本上有四种不同类型的人字拖，这些是：
1。置位复位（sr）触发器或锁存器
2。 jk触发器
3。 d（数据或延迟）触发器
4。 t（toggle）触发器
为了帮助我们更好地理解可用的不同类型的触发器，以下顺序逻辑教程向我们展示了如何进行触发器的转换简单地通过修改从sr触发器开始的特定类型触发器的输入，从一种类型到另一种类型。
set-reset sr触发器
所有双稳态锁存器和双稳态多谐振荡器中最基本的是置位（sr）触发器。基本的sr触发器是一个重要的双稳态电路，因为所有其他类型的触发器都是由它构建的。 sr触发器使用两个交叉耦合数字 nand门构建，例如ttl 74ls00，或两个交叉耦合数字 nor门，例如ttl 74ls02。 / p>
通常认为sr双稳态和触发器是透明的，因为它们的输出会改变或立即响应其输入的变化。此外，由于它们由数字逻辑门和反馈组成，因此sr触发器被视为异步时序逻辑电路。
基本sr触发器有两个输入 s （设置）和 r （复位）和两个输出 q 和 q ，其中一个输出是另一个的补充。然后sr触发器是双输入，双输出设备。考虑下面的电路。
基本nand和nor sr触发器
以上是使用负输入 nand 门或正输入 nor 门的异步sr双稳态触发器的两种基本配置。对于使用两个交叉耦合 nand 门的sr双稳态锁存器，两个输入通常为高电平，逻辑电平为“1”。
在逻辑电平“0”施加低电平当 r 保持为高电平时 s 输入使输出 q 变为高电平，设置锁存器。同样，输入 s 保持为高电平的 r 输入上的逻辑电平“0”会使 q 输出变为低电平，从而复位锁存器。对于sr与非门锁存器，禁止 s = r = 0 的条件。
使用两个交叉耦合 nor来触发触发器的转换
gate，当输出 q = 1 且 q = 0 时，双稳态锁存器被称为处于置位状态。当 q = 0 且 q = 1 时， nor 门锁存器被称为处于复位状态。然后我们可以看到 nor 和 nand 门触发器的操作基本上只是彼此的补充。
执行使用两个交叉耦合 nand 门的sr触发器需要低输入。但是，我们可以通过使用逆变器将 nand sr触发器的操作转换为与 nor 门实现相同的方式，具有有效high（正逻辑）输入，（ not gates ）在基本双稳设计中。
然后将触发器从低电平有效转换为有效高电平输入的方式如下：
有效high触发器
上面的基本sr触发器及其高效的high等效，都是异步类型触发器，意味着它的输入和当前状态决定了下一个状态。但作为一位存储器存储器件，我们可能希望它保持其当前输出状态，而不管其两个输入发生了什么，并且可以通过包含额外输入来修改基本sr触发器的操作来控制其行为。双稳态电路。
触发器基本电路的转换是通过使用两个额外的 and 门来实现的，它们与控制输入一起启用和禁用 s 和 r 输入。这个新电路称为时钟或门控sr触发器。
门控置位 - 复位（sr）触发器
门控sr触发器按顺序操作，其输出状态仅响应其在时钟应用或使能输入上的输入而改变。由于通过该时钟使能输入控制输出的改变，所以门控sr触发器电路被称为“同步”触发器。然后异步sr触发器不需要时钟，但是同步的那个。
基于标准 nor 的sr触发器到门控sr触发器的转换是使用连接到置位和复位输入的两个 and 门（ttl 74ls08）实现。附加控制或“启用”输入 en 连接到 and 门，当时钟输入为低电平时，输出为低电平，如图所示。
门控sr触发器电路
时钟或使能输入， en 连接到两个 and 门的两个输入之一，当使能输入为低电平（and门控原则）时，产生低电平输出。然后，对输入 s 或 r 的任何更改都不会影响输出的状态， q 和 q 触发器。
当使能输入为高电平时，两个 and 门变为透明，因此对输入 s 和 r的任何更改将像以前一样改变输出的状态。然后我们可以看到逻辑电平“1”（高电平）或“0”（低电平）可以通过向时钟使能输入施加高电平来存储在门控触发器的输出端，并且该输出当启用输入保持为低电平时，无论输入条件如何，状态都可以保留任何所需的时间段。
门控触发器符号
由于门控sr触发器是三输入设备，逻辑符号显示三个输入： s ， r 和 en 。 en 输入标有一个小三角形，表示触发器响应边沿或转换输入。
触发器转换为时钟触发器通过简单地将该使能输入连接到定时信号来实现。输出状态的任何变化都将与时钟 clk 信号同步发生。注意，时钟信号被定义为一系列连续脉冲，每个脉冲具有两个独立的状态，即“on”状态和“off”状态，其占空比代表其“on”时间除以总的时间周期。脉冲，（“on”时间+“off”时间）。几乎所有数字时钟信号都具有50％的占空比。
时钟sr触发器可以在时钟信号的上升沿或下降沿或脉冲的下降沿改变状态。因此，当时钟脉冲从一个电平变为另一个电平时，边沿触发的触发器仅响应或改变状态。例如，high到low或low到high。
正边沿触发触发器的输出仅在时钟脉冲的上升沿（0到1）改变状态而不是应对下降的负边缘。同样，负边沿触发的触发器在时钟脉冲的下降沿（1到0）改变状态，并且不响应上升的正沿。
门控sr触发器预设和清除
我们可以进一步采用这个门控sr触发器电路来生成一个双稳态锁存器，其中包含额外的输入，称为预设和清除输入可用于将触发器设置为独立于时钟的初始状态。我们可以覆盖所有输入并将输出预设为已定义的状态，而不是输出 q 和 q 加载未定义的值。
当clear输入为“0”且preset输入为“1”时，这些附加输入允许清除触发器（ q = 0 ） ”。同样，只要preset输入为“0”且clear输入为“1”，触发器就可以预置为逻辑“1”状态。在此示例中，如果preset和clear输入为高电平有效（ p = clr = 1 ），则电路作为普通门控sr触发器电路工作。很明显，preset和clear输入不应同时处于低电平有效（ p = c = 0 ），因为这会导致状态不确定。
此preset和clear如果我们想要在准备下一个序列的顺序操作期间将触发器置于已知的置位或复位状态，那么选项也很方便。
将触发器从一种类型转换为另一种类型通过修改连接或使用额外的门很容易实现。正如我们所看到的，基本的sr触发器有两个输入， s 和 r 来存储单个位，但要做到这一点，我们必须同时激活这两个输入。此外，禁止输入组合： s = r = 1 可能会意外发生，从而导致sr触发器切换到未定义状态。
消除对两个独立的输入和无意切换到不确定状态的可能性，通过在置位和复位输入之间连接一个反相器（非门），我们可以将基本的rs触发器转换为d型触发器。
（数据）d型触发器
d型触发器或数据锁存器只有一个输入，称为“d”，或数据输入，加上时钟输入， clk 以及通常的两个输出， q 和 q 。在延迟一个时钟脉冲之后，d型触发器在输入和输出之间传输其数字数据，因此“d”部分也称为“延迟”输入。
通过简单地连接 s 和 r 输入之间的反相器，可以轻松地从sr触发器构建d型触发器，从而连接到逆变器的输入到 s 输入，并且变频器的输出连接到 s 输入，如图所示。
d型触发器
上面给出了将触发器转换为d型的两种不同电路。顶部电路是传统的门控d型配置，带有额外的逆变器。底部电路以完全相同的方式工作，但没有逆变器，节省了一个门。与所有触发器配置一样，d型触发器可以使用 nand 或 nor 门实现，无论是否有额外的预设和清除。
在输入之间使用逆变器可确保 s 和 r 输入始终是彼此的补充，从而消除了以下不确定条件： s = r = 1 。因此，d型触发器也称为“透明锁存器”，因为当时钟输入为高电平时输出 q 跟随 d 输入， clk = 1 将输入端的二进制信息直接传送到输出端，就像触发器不存在一样，使其透明。
jk触发器
jk触发器在许多方面与之前的sr触发器非常相似，可能是所有触发器设计中使用最多的。术语“j”和“k”并不真正意味着或涉及任何特殊描述，而是最初在触发器初始开发时使用的，因为这两个字母不用作任何其他数字设备的一部分。对于jk触发器，“j”相当于set，“k”相当于reset。
我们之前看到sr触发器有两个或者可能有三个有意义的输入组合不允许 s = r = 1 组合的输入序列，但可以轻松修改它以实现不同的切换功能。然后jk触发器通常被认为是通用器件。
jk触发器有两个输入“j”和“k”，因此所有四种可能的输入配置：无变化，设置，重置和切换有效。 “j”输入的作用类似于“s”，“k”输入的作用类似于“r”，当其中一个输入为高电平时，它会改变状态。然而，jk触发器的优点在于，当“j”和“k”都为逻辑“1”时为高电平时，触发器会切换，即从“0”变为“1”或从“1”变为“1”。 “到”0“产生自己的补充状态。
jk触发器电路
将触发器转换为jk触发器是通过额外的3输入将 q 和 q 输出与 s 和 r 输入交叉连接and 门如图所示。
如果 j 和 k 输入都为high，逻辑“1”则为 q只要时钟输入（ clk ）为high，输出就会改变状态（toggle）。因此，输出将是不稳定的，从而产生这种基本jk电路的竞争问题。通过确保时钟输入仅在非常短的时间内处于逻辑“1”，或者产生称为主从触发器的更复杂的jk触发器电路，可以避免这个问题。
主从触发器
将触发器转换为“主从”配置涉及添加第二双稳态电路。主从配置由两个级联连接的sr锁存器组成。一个双稳态触发器作为主器件接收外部输入，而另一个作为其从器件，直接从主触发器获取其输入，如图所示。
基本主从配置
当时钟 clk 脉冲变为高电平时， s 和 r 输入正常通过主触发器 ff a 传输。然而，相邻的从触发器 ff b 保持隔离，因为其时钟输入， clk 为低电平，逻辑“0”由于反转通过反相器。
现在当初始时钟脉冲返回low为“0”时，主机被禁用并阻止外部数据输入传递信息到其输出，而从机触发器现在变为启用状态并因此将锁存的信息传递到 q 和 q 的输出。然后输入到从触发器的时钟是主触发器的时钟输入的补充。
主从触发器被称为电平触发或脉冲触发双稳态，因为在输入时钟脉冲处于高电平的整个时间内读取输入数据。此外，主从触发器不仅限于sr主从。还有jk主从和d型主从触发器。在几乎所有的触发器中，从触发器都是标准的sr触发器，而触发器的类型则来自主器件，它将是sr，jk或d型配置。
（toggle）t型触发器
t型（切换）触发器是单输入双稳态，其操作类似于上面的d型。我们在上面看到了jk触发器配置，如果 j = k = 1 ，它的输出将在下一个时钟周期的应用中切换。然后将触发器转换为toggle类型只是将输入连接为high的问题。
t型触发器在商业上不可用，但可以用jk触发器构建（或者，通过将 j 输入与 k 输入连接，并将两者都连接到逻辑电平“1”，或者d型触发器。当 j 且 k 为高电平时，触发器每次在其时钟输入触发时都会改变状态。此时钟输入现在称为“切换输入”，如果输出变为“1”则为“1”，如果为“1”则输出为“0”，即切换为“0”。
切换t型触发器
当应用时钟输入时，切换触发器改变状态， t = 1 并在 t = 0 时保持不变。然后从“0”到“1”的转换将导致输出切换，为触发器命名。拨动t型触发器是许多数字电路的基本构建模块，包括分频器和数字计数器。
toggle t型触发器可以用两种简单的方式从jk触发器构造。首先， j 和 k 输入可以连接在一起，如图所示，时钟输入变为切换，如图所示。第二种方法是将 j 和 k 输入连接在一起，以提供切换输入，时钟输入保持不变。当 t 和 clk =或等于“1”时，输出切换。当 t 或 clk 为低电平时，输出保持不变。
数据d型触发器可以像jk触发器一样转换通过将 q 输出直接连接到d输入，并将切换信号 t 作为时钟输入，如上所示，作为触发器执行。将 q 连接到输入会产生负反馈。
由于来自切换触发器的输出在每次应用时钟信号时改变状态，因此其输出频率为 - 输入信号频率的一半，从而充当分频器。如果更多的触发触发器级联在一起形成一个链，因为第一个触发器的输出充当级联排列中第二个t触发器的时钟，第二个触发器充当时钟输入对于第三个t触发器等，沿链创建一个分频。
触发器和锁存器是顺序逻辑电路最基本的构建模块。因此，许多ic制造商生产各种不同的触发器芯片，使用下面列出的ttl和cmos技术。
流行的触发器ic类型
触发器转换摘要
我们在本教程中已经看到双稳态设备是存在两个明确定义的状态的设备，并且设备可以随时采用任一稳定状态。触发器从一种类型到另一种类型的转换可以非常容易地完成，因为只需要稍微修改就可以将一种类型转换成另一种类型。可以使用带反馈的逻辑门电路构建触发器。
我们还看到触发器可以有一个，两个或三个输入，其中一个输入连接到时钟信号。所有触发器都有两种输出状态： q = 1 和 q = 0 ，它们响应时钟的应用而变化。对于sr锁存器， s = 1 设置 qto1 ， r = 1 重置 qto0 。
jk触发器被归类为通用触发器，其设计与sr触发器类似，当 j = 1 时，它设置 qto1 ，当 k = 1 时，它会重置 qto0 。条件 j = k = 1 导致 q 切换。
上面讨论的所有触发器都可以有额外的异步clear和preset输入，使 q 被清除为“0”或预设为“1”，与时钟信号无关。 / p>
d型双稳态可以通过在 j 和 k 输入之间增加一个逆变器来构建jk触发器。 d型触发器广泛用于数字系统以传输数据，据说是透明的，因为输入中的任何机会都会被立即接受，输出也会相应改变。
t或切换翻转 - 当 t = 1 时，翻转会改变应用时钟脉冲的状态，否则 q 不会改变。触发器触发器通常用于分频或设计二进制计数器，因为二进制计数器需要互补。切换触发器不是商用的，但可以通过将jk触发器的 j 和 k 输入连接在一起来实现。
通过重新配置输入或通过添加额外的逻辑门，通常可以将触发器从一种类型转换为另一种类型，我们已经看到sr触发器可以转换为jk触发器本身可以转换为数据锁存器，jk触发器和d型都可以转换为t型触发器。
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作为触发器是双稳态器件，这些时序电路有时被称为“锁存器”，因为它们的输出被锁定或锁存到其输入状态，直到其输入条件发生另一次变化。
我们还看到双稳态翻转 - 触发器是时序逻辑电路中最基本的存储元件，并且可以配置为通过互连两个反相门来产生简单的存储器元件以产生反馈。注意，组合逻辑电路不需要任何形式的存储器，因此不使用触发器。然而，时序逻辑电路确实具有存储器，因此使用各种类型的触发器设计来记住它们的当前状态。
数字逻辑门的互连以产生存储器件导致诸如开关去抖电路的应用此外，由双稳态锁存器构成的存储器元件构成了累加器和寄存器的基础，计算机或微控制器在其上进行复杂的算术运算。
创建单个一位触发器的最基本方法是使用两个 nor门门，如图所示。通过使用交叉耦合门并将输出从一个门馈送到另一个门的输入端（输入 - 输出互换），电路具有闭环（正反馈），因此其输出取决于输入的状态，使得电路顺序并具有存储器。
触发器也属于一类称为多谐振荡器的数字开关电路。基本双稳态多谐振荡器是一种再生电路，具有两个有源数字门，设计成当一个数字门导通时，另一个门被截止，反之亦然。这两个数字门产生两个稳定的输出，包括high和low，其中一个是另一个的补码。
但我们可以制作许多不同类型的异步和同步触发器电路（异步翻转 - 触发器不需要时钟信号输入，但是同步的那个来自基本的交叉耦合nandgates和norgates，不同类型之间的触发器的转换有时会有点混乱。
基本上有四种不同类型的人字拖，这些是：
1。置位复位（sr）触发器或锁存器
2。 jk触发器
3。 d（数据或延迟）触发器
4。 t（toggle）触发器
为了帮助我们更好地理解可用的不同类型的触发器，以下顺序逻辑教程向我们展示了如何进行触发器的转换简单地通过修改从sr触发器开始的特定类型触发器的输入，从一种类型到另一种类型。
set-reset sr触发器
所有双稳态锁存器和双稳态多谐振荡器中最基本的是置位（sr）触发器。基本的sr触发器是一个重要的双稳态电路，因为所有其他类型的触发器都是由它构建的。 sr触发器使用两个交叉耦合数字 nand门构建，例如ttl 74ls00，或两个交叉耦合数字 nor门，例如ttl 74ls02。 / p>
通常认为sr双稳态和触发器是透明的，因为它们的输出会改变或立即响应其输入的变化。此外，由于它们由数字逻辑门和反馈组成，因此sr触发器被视为异步时序逻辑电路。
基本sr触发器有两个输入 s （设置）和 r （复位）和两个输出 q 和 q ，其中一个输出是另一个的补充。然后sr触发器是双输入，双输出设备。考虑下面的电路。
基本nand和nor sr触发器
以上是使用负输入 nand 门或正输入 nor 门的异步sr双稳态触发器的两种基本配置。对于使用两个交叉耦合 nand 门的sr双稳态锁存器，两个输入通常为高电平，逻辑电平为“1”。
在逻辑电平“0”施加低电平当 r 保持为高电平时 s 输入使输出 q 变为高电平，设置锁存器。同样，输入 s 保持为高电平的 r 输入上的逻辑电平“0”会使 q 输出变为低电平，从而复位锁存器。对于sr与非门锁存器，禁止 s = r = 0 的条件。
使用两个交叉耦合 nor来触发触发器的转换
gate，当输出 q = 1 且 q = 0 时，双稳态锁存器被称为处于置位状态。当 q = 0 且 q = 1 时， nor 门锁存器被称为处于复位状态。然后我们可以看到 nor 和 nand 门触发器的操作基本上只是彼此的补充。
执行使用两个交叉耦合 nand 门的sr触发器需要低输入。但是，我们可以通过使用逆变器将 nand sr触发器的操作转换为与 nor 门实现相同的方式，具有有效high（正逻辑）输入，（ not gates ）在基本双稳设计中。
然后将触发器从低电平有效转换为有效高电平输入的方式如下：
有效high触发器
上面的基本sr触发器及其高效的high等效，都是异步类型触发器，意味着它的输入和当前状态决定了下一个状态。但作为一位存储器存储器件，我们可能希望它保持其当前输出状态，而不管其两个输入发生了什么，并且可以通过包含额外输入来修改基本sr触发器的操作来控制其行为。双稳态电路。
触发器基本电路的转换是通过使用两个额外的 and 门来实现的，它们与控制输入一起启用和禁用 s 和 r 输入。这个新电路称为时钟或门控sr触发器。
门控置位 - 复位（sr）触发器
门控sr触发器按顺序操作，其输出状态仅响应其在时钟应用或使能输入上的输入而改变。由于通过该时钟使能输入控制输出的改变，所以门控sr触发器电路被称为“同步”触发器。然后异步sr触发器不需要时钟，但是同步的那个。
基于标准 nor 的sr触发器到门控sr触发器的转换是使用连接到置位和复位输入的两个 and 门（ttl 74ls08）实现。附加控制或“启用”输入 en 连接到 and 门，当时钟输入为低电平时，输出为低电平，如图所示。
门控sr触发器电路
时钟或使能输入， en 连接到两个 and 门的两个输入之一，当使能输入为低电平（and门控原则）时，产生低电平输出。然后，对输入 s 或 r 的任何更改都不会影响输出的状态， q 和 q 触发器。
当使能输入为高电平时，两个 and 门变为透明，因此对输入 s 和 r的任何更改将像以前一样改变输出的状态。然后我们可以看到逻辑电平“1”（高电平）或“0”（低电平）可以通过向时钟使能输入施加高电平来存储在门控触发器的输出端，并且该输出当启用输入保持为低电平时，无论输入条件如何，状态都可以保留任何所需的时间段。
门控触发器符号
由于门控sr触发器是三输入设备，逻辑符号显示三个输入： s ， r 和 en 。 en 输入标有一个小三角形，表示触发器响应边沿或转换输入。
触发器转换为时钟触发器通过简单地将该使能输入连接到定时信号来实现。输出状态的任何变化都将与时钟 clk 信号同步发生。注意，时钟信号被定义为一系列连续脉冲，每个脉冲具有两个独立的状态，即“on”状态和“off”状态，其占空比代表其“on”时间除以总的时间周期。脉冲，（“on”时间+“off”时间）。几乎所有数字时钟信号都具有50％的占空比。
时钟sr触发器可以在时钟信号的上升沿或下降沿或脉冲的下降沿改变状态。因此，当时钟脉冲从一个电平变为另一个电平时，边沿触发的触发器仅响应或改变状态。例如，high到low或low到high。
正边沿触发触发器的输出仅在时钟脉冲的上升沿（0到1）改变状态而不是应对下降的负边缘。同样，负边沿触发的触发器在时钟脉冲的下降沿（1到0）改变状态，并且不响应上升的正沿。
门控sr触发器预设和清除
我们可以进一步采用这个门控sr触发器电路来生成一个双稳态锁存器，其中包含额外的输入，称为预设和清除输入可用于将触发器设置为独立于时钟的初始状态。我们可以覆盖所有输入并将输出预设为已定义的状态，而不是输出 q 和 q 加载未定义的值。
当clear输入为“0”且preset输入为“1”时，这些附加输入允许清除触发器（ q = 0 ） ”。同样，只要preset输入为“0”且clear输入为“1”，触发器就可以预置为逻辑“1”状态。在此示例中，如果preset和clear输入为高电平有效（ p = clr = 1 ），则电路作为普通门控sr触发器电路工作。很明显，preset和clear输入不应同时处于低电平有效（ p = c = 0 ），因为这会导致状态不确定。
此preset和clear如果我们想要在准备下一个序列的顺序操作期间将触发器置于已知的置位或复位状态，那么选项也很方便。
将触发器从一种类型转换为另一种类型通过修改连接或使用额外的门很容易实现。正如我们所看到的，基本的sr触发器有两个输入， s 和 r 来存储单个位，但要做到这一点，我们必须同时激活这两个输入。此外，禁止输入组合： s = r = 1 可能会意外发生，从而导致sr触发器切换到未定义状态。
消除对两个独立的输入和无意切换到不确定状态的可能性，通过在置位和复位输入之间连接一个反相器（非门），我们可以将基本的rs触发器转换为d型触发器。
（数据）d型触发器
d型触发器或数据锁存器只有一个输入，称为“d”，或数据输入，加上时钟输入， clk 以及通常的两个输出， q 和 q 。在延迟一个时钟脉冲之后，d型触发器在输入和输出之间传输其数字数据，因此“d”部分也称为“延迟”输入。
通过简单地连接 s 和 r 输入之间的反相器，可以轻松地从sr触发器构建d型触发器，从而连接到逆变器的输入到 s 输入，并且变频器的输出连接到 s 输入，如图所示。
d型触发器
上面给出了将触发器转换为d型的两种不同电路。顶部电路是传统的门控d型配置，带有额外的逆变器。底部电路以完全相同的方式工作，但没有逆变器，节省了一个门。与所有触发器配置一样，d型触发器可以使用 nand 或 nor 门实现，无论是否有额外的预设和清除。
在输入之间使用逆变器可确保 s 和 r 输入始终是彼此的补充，从而消除了以下不确定条件： s = r = 1 。因此，d型触发器也称为“透明锁存器”，因为当时钟输入为高电平时输出 q 跟随 d 输入， clk = 1 将输入端的二进制信息直接传送到输出端，就像触发器不存在一样，使其透明。
jk触发器
jk触发器在许多方面与之前的sr触发器非常相似，可能是所有触发器设计中使用最多的。术语“j”和“k”并不真正意味着或涉及任何特殊描述，而是最初在触发器初始开发时使用的，因为这两个字母不用作任何其他数字设备的一部分。对于jk触发器，“j”相当于set，“k”相当于reset。
我们之前看到sr触发器有两个或者可能有三个有意义的输入组合不允许 s = r = 1 组合的输入序列，但可以轻松修改它以实现不同的切换功能。然后jk触发器通常被认为是通用器件。
jk触发器有两个输入“j”和“k”，因此所有四种可能的输入配置：无变化，设置，重置和切换有效。 “j”输入的作用类似于“s”，“k”输入的作用类似于“r”，当其中一个输入为高电平时，它会改变状态。然而，jk触发器的优点在于，当“j”和“k”都为逻辑“1”时为高电平时，触发器会切换，即从“0”变为“1”或从“1”变为“1”。 “到”0“产生自己的补充状态。
jk触发器电路
将触发器转换为jk触发器是通过额外的3输入将 q 和 q 输出与 s 和 r 输入交叉连接and 门如图所示。
如果 j 和 k 输入都为high，逻辑“1”则为 q只要时钟输入（ clk ）为high，输出就会改变状态（toggle）。因此，输出将是不稳定的，从而产生这种基本jk电路的竞争问题。通过确保时钟输入仅在非常短的时间内处于逻辑“1”，或者产生称为主从触发器的更复杂的jk触发器电路，可以避免这个问题。
主从触发器
将触发器转换为“主从”配置涉及添加第二双稳态电路。主从配置由两个级联连接的sr锁存器组成。一个双稳态触发器作为主器件接收外部输入，而另一个作为其从器件，直接从主触发器获取其输入，如图所示。
基本主从配置
当时钟 clk 脉冲变为高电平时， s 和 r 输入正常通过主触发器 ff a 传输。然而，相邻的从触发器 ff b 保持隔离，因为其时钟输入， clk 为低电平，逻辑“0”由于反转通过反相器。
现在当初始时钟脉冲返回low为“0”时，主机被禁用并阻止外部数据输入传递信息到其输出，而从机触发器现在变为启用状态并因此将锁存的信息传递到 q 和 q 的输出。然后输入到从触发器的时钟是主触发器的时钟输入的补充。
主从触发器被称为电平触发或脉冲触发双稳态，因为在输入时钟脉冲处于高电平的整个时间内读取输入数据。此外，主从触发器不仅限于sr主从。还有jk主从和d型主从触发器。在几乎所有的触发器中，从触发器都是标准的sr触发器，而触发器的类型则来自主器件，它将是sr，jk或d型配置。
（toggle）t型触发器
t型（切换）触发器是单输入双稳态，其操作类似于上面的d型。我们在上面看到了jk触发器配置，如果 j = k = 1 ，它的输出将在下一个时钟周期的应用中切换。然后将触发器转换为toggle类型只是将输入连接为high的问题。
t型触发器在商业上不可用，但可以用jk触发器构建（或者，通过将 j 输入与 k 输入连接，并将两者都连接到逻辑电平“1”，或者d型触发器。当 j 且 k 为高电平时，触发器每次在其时钟输入触发时都会改变状态。此时钟输入现在称为“切换输入”，如果输出变为“1”则为“1”，如果为“1”则输出为“0”，即切换为“0”。
切换t型触发器
当应用时钟输入时，切换触发器改变状态， t = 1 并在 t = 0 时保持不变。然后从“0”到“1”的转换将导致输出切换，为触发器命名。拨动t型触发器是许多数字电路的基本构建模块，包括分频器和数字计数器。
toggle t型触发器可以用两种简单的方式从jk触发器构造。首先， j 和 k 输入可以连接在一起，如图所示，时钟输入变为切换，如图所示。第二种方法是将 j 和 k 输入连接在一起，以提供切换输入，时钟输入保持不变。当 t 和 clk =或等于“1”时，输出切换。当 t 或 clk 为低电平时，输出保持不变。
数据d型触发器可以像jk触发器一样转换通过将 q 输出直接连接到d输入，并将切换信号 t 作为时钟输入，如上所示，作为触发器执行。将 q 连接到输入会产生负反馈。
由于来自切换触发器的输出在每次应用时钟信号时改变状态，因此其输出频率为 - 输入信号频率的一半，从而充当分频器。如果更多的触发触发器级联在一起形成一个链，因为第一个触发器的输出充当级联排列中第二个t触发器的时钟，第二个触发器充当时钟输入对于第三个t触发器等，沿链创建一个分频。
触发器和锁存器是顺序逻辑电路最基本的构建模块。因此，许多ic制造商生产各种不同的触发器芯片，使用下面列出的ttl和cmos技术。
流行的触发器ic类型
触发器转换摘要
我们在本教程中已经看到双稳态设备是存在两个明确定义的状态的设备，并且设备可以随时采用任一稳定状态。触发器从一种类型到另一种类型的转换可以非常容易地完成，因为只需要稍微修改就可以将一种类型转换成另一种类型。可以使用带反馈的逻辑门电路构建触发器。
我们还看到触发器可以有一个，两个或三个输入，其中一个输入连接到时钟信号。所有触发器都有两种输出状态： q = 1 和 q = 0 ，它们响应时钟的应用而变化。对于sr锁存器， s = 1 设置 qto1 ， r = 1 重置 qto0 。
jk触发器被归类为通用触发器，其设计与sr触发器类似，当 j = 1 时，它设置 qto1 ，当 k = 1 时，它会重置 qto0 。条件 j = k = 1 导致 q 切换。
上面讨论的所有触发器都可以有额外的异步clear和preset输入，使 q 被清除为“0”或预设为“1”，与时钟信号无关。 / p>
d型双稳态可以通过在 j 和 k 输入之间增加一个逆变器来构建jk触发器。 d型触发器广泛用于数字系统以传输数据，据说是透明的，因为输入中的任何机会都会被立即接受，输出也会相应改变。
t或切换翻转 - 当 t = 1 时，翻转会改变应用时钟脉冲的状态，否则 q 不会改变。触发器触发器通常用于分频或设计二进制计数器，因为二进制计数器需要互补。切换触发器不是商用的，但可以通过将jk触发器的 j 和 k 输入连接在一起来实现。
通过重新配置输入或通过添加额外的逻辑门，通常可以将触发器从一种类型转换为另一种类型，我们已经看到sr触发器可以转换为jk触发器本身可以转换为数据锁存器，jk触发器和d型都可以转换为t型触发器。
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