采用XC95144XL芯片模块实现VGA视频显示系统的设计
引言
显示系统在工业、农业及日常生活中扮演着越来越重要的角色，因此，对其进行设计与研究具有十分重要的意义。
cpld（complex programmable logic device；复杂可编程逻辑器件）具有编程灵活、集成度高、设计开发周期短、适用范围宽、开发工具先进等优点，用户可根据自身需要构造数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆将代码传送到目标芯片中，从而实现数字系统。cpld的应用目前已深入网络、仪器仪表、汽车电子、数控机床、航天测控设备等领域，其设计及应用成为电子工程师必备的一项技能。
系统总体设计方案
xc95144xl是5ns引脚延迟、系统频率高达178mhz、144个宏单元、3200个可用逻辑门单元的可编程逻辑器件。本设计采用xc95144xl作为数据传输与控制核心模块，接受来自tms320c6416t的视频数据，并采用两片is61wv51216all组成缓存，以达到实时输入输出数据的效果。本部分实现框图如图1所示。
图1 视频显示功能框图
系统硬件设计
系统硬件设计主要包括：tms320c6416t与vga显示系统的接口设计；2片is61wv51216all sram组成的缓存模块；视频dac模块。
tms320c6416t与vga显示系统的接口设计
来自4片tms320c6416t的图像处理机的emifb口连接在一起，并通过cpld的仲裁，使能哪一块图像处理机输出数据至vga显示系统。
采用c6416t的emifb口输出处理结果，当1片c6416t要求输出数据时，c6416t要通过gp01向cpld发送输出数据请求，cpld根据内部逻辑确定是否允许c6416t请求。内部逻辑准则如下：
各个dsp的输出数据请求优先级别相等，请求信号先到者先被允许，后到者不能中断正在响应的请求。对于同时到来的请求，cpld响应先接收到原始视频信号的c6416t。
当cpld响应一个c6416t的输出数据请求时，cpld向c6416t的bhold#信号发送响应信号（对emifb的保持请求输入信号）。此时，数据开始输出。
2片is61wv51216all sram组成的缓存模块
2片xc95144xl各自连接1片is61wv51216all组成的图像缓存模块。
实时显示控制：由cpld对各个6416t图像处理机数据输出接口（emifb）总线进行总线仲裁，实现各个6416t图像处理机的图像数据分时输出。由于vga的刷新频率大于输入信号的频率，因此采用两片sram“乒乓存取”工作方式，组成了图像数据缓冲区，每片sram存放一帧图像，由cpld控制其乒乓读写切换以达到实时显示效果。数据缓存电路框图如图2所示。
图2 数据缓存电路框图
采用一组sram作为显存，可以简化系统设计、降低成本。这时可以考虑利用行时序和帧时序中sram总线空闲的时序段，在不关闭图像显示的情况下实现显存sram的数据更新。该方法的更新率与数据写速度密切相关，显存的写数据速度越快，该方法的更新率就越高。
视频dac模块
adv7123是一个三路10位输入的高速视频dac，具有330mhz的最大采样速度，与多种高精度的显示系统兼容，包括rs-343a和rs-170，可以广泛应用于如hdtv、数字视频系统（1600*1200 @100hz）、高分辨率的彩色图片图像处理、视频信号再现等，因此能够满足多方面应用需求。视频dac（adv7123）工作原理如图3所示。
图3 adv7123工作原理
cpld提供hsync（行）、vsync（场）同步信号，直接接入15针的vga显示接口连接器。在点时钟脉冲pixel clock的作用下将3路10位的rgb信号送入数据寄存器，而后送到3个dac模块，复合消隐信号和复合同步信号加到红、绿、蓝模拟信号送到输出端。
系统软件设计
系统软件设计是本文的重点，主要包括三部分内容：sram读写状态机的设计、cpld与sram的缓冲模块通信以及vga时序设计。
sram读写状态机的设计
以6416为核心的图象处理机通过外部存储器接口向外传送数据，连接到后端的显示系统；但sram需要严格的通信时序确保数据的完整性，此处在cpld内部通过状态机构造sram的读时序和写时序，确保了6416能够和sram正常通信，也确保缓冲模块的正常运行。读写sram的时序图如图4和图5所示。
图4 读周期时序图
图5 写周期时序图
当从sram中读取数据时：首先使能片选；ub、lb时钟处于有效状态；we为高，时钟处于无效状态；主要由oe的时序来控制使其符合读时序图，才能正确地读出存储器中的数据。在向sram中写入数据时，同样首先使能片选；ub、lb时钟处于有效状态；oe为高，时钟处于无效状态；主要由we的时序来控制使之符合写时序图，才能向存储器正确写入数据。
cpld与sram组成的缓冲模块的通信
cpld与sram组成的缓冲通信模块，即如何乒乓读写sram机制。设定一个读写标志flag，当一块sram写满一帧图像时，flag会出现“1”到“0”或者“0”到“1”的跳变，同时切换数据流的流向，写另一块sram，同时切换输出至后级dac的数据流；如此循环，软件流程图如图6所示。
图6 缓冲模块通信软件流程图
vga时序发生器设计
vga标准时序参考图如图7所示，并用veriloghdl设计for vesa 800*600 @ 60hz:vga时序的源代码：
图7 vga标准时序参考图
系统分析
经过反复测试，系统能够将采集端数据实时传送到显示器上，具体性能指标如下：
视频输出：vga视频输出
视频显示da转换精度： 10bit
图像输出标准： svga（75hz， 800×600）
显示分辨率： 10bit
结语
该vga视频显示系统不但可以稳定地采集图像数据，而且可以实时将数据传输到crt显示器，便于以后人工综合分析、处理。它特别适用于大型商场等显示端，可以说是一个理想的解决方案。
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图1 视频显示功能框图
系统硬件设计
系统硬件设计主要包括：tms320c6416t与vga显示系统的接口设计；2片is61wv51216all sram组成的缓存模块；视频dac模块。
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来自4片tms320c6416t的图像处理机的emifb口连接在一起，并通过cpld的仲裁，使能哪一块图像处理机输出数据至vga显示系统。
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各个dsp的输出数据请求优先级别相等，请求信号先到者先被允许，后到者不能中断正在响应的请求。对于同时到来的请求，cpld响应先接收到原始视频信号的c6416t。
当cpld响应一个c6416t的输出数据请求时，cpld向c6416t的bhold#信号发送响应信号（对emifb的保持请求输入信号）。此时，数据开始输出。
2片is61wv51216all sram组成的缓存模块
2片xc95144xl各自连接1片is61wv51216all组成的图像缓存模块。
实时显示控制：由cpld对各个6416t图像处理机数据输出接口（emifb）总线进行总线仲裁，实现各个6416t图像处理机的图像数据分时输出。由于vga的刷新频率大于输入信号的频率，因此采用两片sram“乒乓存取”工作方式，组成了图像数据缓冲区，每片sram存放一帧图像，由cpld控制其乒乓读写切换以达到实时显示效果。数据缓存电路框图如图2所示。
图2 数据缓存电路框图
采用一组sram作为显存，可以简化系统设计、降低成本。这时可以考虑利用行时序和帧时序中sram总线空闲的时序段，在不关闭图像显示的情况下实现显存sram的数据更新。该方法的更新率与数据写速度密切相关，显存的写数据速度越快，该方法的更新率就越高。
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显示分辨率： 10bit
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