如何可以对芯片开路点进行定位
q1：
关于ic类的可靠性测试，对于电性数据的测试项目，有没有标准定义呢？那对于量产测试项目，有标准定义吗？datasheet 中的测试项目又是来自哪里呢，经验/客户要求…，这个地方是否有标准定义呢？
answer：
通常用量产测试的ft程序。可靠性测试后的ft程序，通常是qa程序。对于nand来讲，可能还要包含高低温的测试。车规电子需要高低温测试，消费类不需要。
根据datasheet来，测试项尽量全部cover，不能cover的要知道原因。具体产品具体分析，比如ldo，它的一些关键参数必须要测的：psrr、load regulation、line regulation、iq等等。再比如rf产品、lna类，量产只测一些s参数。它的noise figure这些就不会加入量产，因为环境干扰影响比较大经常测不准。
q2：
哪位有车规芯片的可靠性要求相关标准，中英文都行，自己公司执行的部分章节也可以？
answer：
可以参考aec-q100 failure mechanism based stress test qualification for integrated circuits。网址：http://www.aecouncil.com./aecdocuments.html。
q3：
请问有什么办法可以对芯片开路点进行定位吗？
answer：
简单封装可以逐级剥离，测量。逐个排除法，从封装到die，针对分析，问题本身就是开放性问题，一般是从封装开始寻找，样品多可以封装和die probe一起开始分析，确认是die还是封装的问题。如果是die表现出open，一般封测厂是无从下手的，这个只能退回fab来检查。
q4：
做sat发现芯片有分层了，不管分层多少是不是都属于不良品，封装有问题了？芯片是已经过smt焊到pcb上了，成品到客户后，上电半小时后故障，对芯片做sat发现有分层。但是芯片本身还没有完全坏。
answer：
msl等级认证并非不容许分层。大致标准为：分层总面积不超过封装体面积的10%，且在关键打线区域没有分层。至于soaking时间、precon工艺不对等，另作别论。
这是有jedec考核标准的，条件判据都是公认的。问原厂要pkg-qual报告，没必要过多猜测。怀疑就重做。并非当初考核批过了，生产就无异常。或者拿疑问批到第三方实验室吧，比如季丰电子。
q5：
单颗芯片叠加做esd试验，500v后测试通过，1000v后测试通过，1500v后测试fail。请问做完500v和1000v后对1500v的试验结果有影响吗？
answer：
有越打越强壮的现象，建议每个电压单独打。个人理解：esd连续实验，是要考验产品esd能力还是通过esd等级：如果摸底考验能力，连续打可以，如果是为了过等级，需要参照标准来执行不然会吃亏；不太会是像 anneal那样，越打越强壮吧？每次打esd你判断是否能通过只是用iv不是功能测试，这种情况下有可能产品早就有一些潜在的问题，最后实在扛不住了，达到iv能够测试出来的能力了；另外有些产品会有esd window ，举例来说过了1000结果没过500。
q6：
有什么国产的硅片分选机推荐？指8寸晶圆，可以在线分选，主要就是外观瑕疵，电阻率，厚度、ttv，bow，particle等？
answer：
这些项目应该是做wafer substrate的厂商的出厂检验oqc的项目，国产wafer substrate的厂商有沪硅产业、中环半导体等，可以打听一下。
q7：
precon 做哪些测试？
answer：
实验顺序：sat，bake，soak，reflow，sat。其中reflow的温度大小要根据测试样品的封装大小来定。温度的峰值持续时间参考jedec标准，j-std-020e。
precondition就是模拟产品上班前所能经历的环境测试，从库房保存（温湿度）开始，经过运输（温度循环）， 吸收湿气（msl），然后上板（过回流焊）。前后都用超声来检测是否有分层。
q8：
芯片框架表c扫分层，有很多黑色的，是什么原因？
answer：
可能是塑封体表面沾污的杂质或者检查一下sat机台的镜头有无沾污。还有这个是sonoscan的机台做的sat，请调节下trigger，这个黑点可能与这个参数有关。
q9：
esd测试后，发现drain to poly这里有损伤，请教此处损伤机理是什么？hbm，gate和drain端压差太大吗？
answer：
静电击穿了。如果这个现象可以复现，可以再测试1颗，若还是同样的管脚失效，那么可以找设计部门一起看下，看看这个管脚的esd保护电路机制，有没有什么缺陷。或者做下tlp，看下这个管脚的实际耐压值。
q10：
经常听说分层delamination ， 这里怎么理解分层，物理现象是啥？是物理损伤吗？
answer：
物理现象就是分层，在芯片process中会有很多层film，层间分层，有可能是stress引起，或者其他原因。
q11：
leadframe是封装厂定制吧？
answer：
fc基本是定制的，除非刚好有一些可以套上去的芯片pad layout。
q12：
eos包含哪些可能的方面？过压，过流，大信号输入？fa里最常见的就是unknown eos。eos的说法掩盖了设计、封装、材料、工艺的问题，感觉是行业里的规则。
answer：
这个主要是从系统级引申出来的，表现在芯片上就是烧坏了。芯片自身设计问题也会引起eos，比如系统级设计芯片没有poe复位，启动阶段芯片会有短时间处于时序不受控状态，也会造成eos。但大部分会系统级设计和应用以及使用环境相关。eos的介绍，可以参考jedec上的鱼骨图，直接去jedec官网搜索eos就可以找到，或者参考下图。
q13：
球做完reflow变成了这样，会是什么原因？球表面并没有compound，目前切片没发现void。
answer：
solder bump的话，有可能风大了，也有可能速度快了。
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q3：
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