在ISE启动modelsim时遇到问题与解决
1。我在ise中启动modelsim时出现了下面的错误
loading work.tb_ic1_func
# ** error: (vsim-19) failed to access library 'xilinxcorelib_ver' at xilinxcorelib_ver.
# no such file or directory. (errno = enoent)
# ** error: (vsim-19) failed to access library 'unisims_ver' at unisims_ver.
# no such file or directory. (errno = enoent)
# loading work.fifoctlr_ic_v2
# ** error: (vsim-19) failed to access library 'xilinxcorelib_ver' at xilinxcorelib_ver.
# no such file or directory. (errno = enoent)
# ** error: (vsim-19) failed to access library 'unisims_ver' at unisims_ver.
# no such file or directory. (errno = enoent)
# ** error: (vsim-3033) fifoctlr_ic_v2.v(126): instantiation of 'bufgp' failed. the design unit was not found.
是什么原因？
“点到仿真模式，在source里面选中你建立工程选择的芯片，然后看processes，点开，有个compile hdl simulation library，运行一下就ok了”
2.ise用modelsim仿真提示：# ** error: (vish-4014) no objects found matching '*'.结果仿真时老是报错：
# ** error: (vish-4014) no objects found matching '*'.
# error in macro ./test_top_tb.fdo line 10
# (vish-4014) no objects found matching '*'.
# while executing
# add wave *
解决办法，改modelsim.ini文件中的一个参数：voptflow = 0
3.当对ip核修改后，用modelsim仿真显示：no entity is bound for inst 或 ce is not in the entity。（ce是改动后添加的一个管脚），从而仿真无结果。
解决办法：首先选中该ip核的.xco文件点击右键->属性 将属性改为 synthesis/imp + simulation.
然后将其对应的.v或.vhd文件的属性也改为 synthesis/imp + simulation.
4.启动modelsim后，没有出错，但是有warning：(vsim-3009) [tscale] - module 'oddr' does not have a `timescale directive in effect, but previous modules do.输入信号均正确，调用的ip core或原语的输出为高阻态。
解决办法：modelsim中调用该ip core或原语的库不匹配，在xilinx中找到其所在的库unisims，并重新编译至modelsim的unisims_ver库中。问题可得到解决。
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loading work.tb_ic1_func
# ** error: (vsim-19) failed to access library 'xilinxcorelib_ver' at xilinxcorelib_ver.
# no such file or directory. (errno = enoent)
# ** error: (vsim-19) failed to access library 'unisims_ver' at unisims_ver.
# no such file or directory. (errno = enoent)
# loading work.fifoctlr_ic_v2
# ** error: (vsim-19) failed to access library 'xilinxcorelib_ver' at xilinxcorelib_ver.
# no such file or directory. (errno = enoent)
# ** error: (vsim-19) failed to access library 'unisims_ver' at unisims_ver.
# no such file or directory. (errno = enoent)
# ** error: (vsim-3033) fifoctlr_ic_v2.v(126): instantiation of 'bufgp' failed. the design unit was not found.
是什么原因？
“点到仿真模式，在source里面选中你建立工程选择的芯片，然后看processes，点开，有个compile hdl simulation library，运行一下就ok了”
2.ise用modelsim仿真提示：# ** error: (vish-4014) no objects found matching '*'.结果仿真时老是报错：
# ** error: (vish-4014) no objects found matching '*'.
# error in macro ./test_top_tb.fdo line 10
# (vish-4014) no objects found matching '*'.
# while executing
# add wave *
解决办法，改modelsim.ini文件中的一个参数：voptflow = 0
3.当对ip核修改后，用modelsim仿真显示：no entity is bound for inst 或 ce is not in the entity。（ce是改动后添加的一个管脚），从而仿真无结果。
解决办法：首先选中该ip核的.xco文件点击右键->属性 将属性改为 synthesis/imp + simulation.
然后将其对应的.v或.vhd文件的属性也改为 synthesis/imp + simulation.
4.启动modelsim后，没有出错，但是有warning：(vsim-3009) [tscale] - module 'oddr' does not have a `timescale directive in effect, but previous modules do.输入信号均正确，调用的ip core或原语的输出为高阻态。
解决办法：modelsim中调用该ip core或原语的库不匹配，在xilinx中找到其所在的库unisims，并重新编译至modelsim的unisims_ver库中。问题可得到解决。
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