介绍CPLD和FPGA的基本结构
cpld是复杂可编程逻辑器件（complex programable logic device）的简称，fpga是现场可编程门阵列（field programable gate array）的简称，两者的功能基本相同，编程等过程也基本相同（烧写文件不一样，但是是由软件自动产生的），只是芯片内部的实现原理和结构略有不同。
cpld
cpld主要由可编程i/o单元、基本逻辑单元、布线池和其他辅助功能模块构成。
可编程逻辑单元作用与fpga的基本i/o口相同，但是cpld应用范围局限性较大，i/o的性能和复杂度与fpga相比有一定的差距，支撑的i/o标准较少，频率也较低。
基本逻辑单元cpld中基本逻辑单元是宏单元。所谓宏单元就是由一些与、或阵列加上触发器构成的，其中“与或”阵列完成组合逻辑功能，触发器用以完成时序逻辑。
与cpld基本逻辑单元相关的另外一个重要概念是乘积项。所谓乘积项就是宏单元中与阵列的输出，其数量标志了cpld容量。乘积项阵列实际上就是一个“与或”阵列，每一个交叉点都是一个可编程熔丝，如果导通就是实现“与”逻辑，在“与”阵列后一般还有一个“或”阵列，用以完成最小逻辑表达式中的“或”关系。
布线池、布线矩阵cpld中的布线资源比fpga的要简单的多，布线资源也相对有限，一般采用集中式布线池结构。所谓布线池，其本质就是一个开关矩阵，通过打结点可以完成不同宏单元的输入与输出项之间的连接。由于cpld器件内部互连资源比较缺乏，所以在某些情况下器件布线时会遇到一定的困难。由于cpld的布线池结构固定，所以cpld的输入管脚到输出管脚的延时固定，被称为pin to pin延时，用tpd表示，tpd延时反映了cpld器件可以实现的最高频率，也就清晰地表明了cpld器件的速度等级。
fpga
fpga由6部分组成，分别为可编程输入/输出单元、基本可编程逻辑单元、嵌入式块ram、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核等。
可编程输入/输出单元（iob）可编程输入/输出单元是芯片与外界电路的接口部分，完成不同电气特性下对输入/输出信号的驱动与匹配要求。fpga内部的i/o按组分类，每组都能够独立地支持不同的i/o标准。通过软件的灵活配置，可适应不同的电气标准与i/o物理特性，可以调整匹配阻抗特性，可以改变上、下拉电阻，可以调整驱动电流的大小。
外部输入信号可以通过iob模块的存储单元输入到fpga的内部，也可以直接输入fpga内部。当外部输入信号经过iob模块的存储单元输入到fpga内部时，其保持时间（hold time）的要求可以降低，通常默认为0。
为了便于管理和适应多种电器标准，fpga的iob被划分为若干个组（bank），每个bank的接口标准由其接口电压vcco决定，一个bank只能有一种vcco，但不同bank的vcco可以不同。只有相同电气标准的端口才能连接在一起，vcco电压相同是接口标准的基本条件。
基本可编程逻辑单元fpga的基本可编程逻辑单元是由查找表（lut）和寄存器（register）组成的，查找表完成纯组合逻辑功能。fpga内部寄存器可配置为带同步/异步复位和置位、时钟使能的触发器，也可以配置成为锁存器。fpga一般依赖寄存器完成同步时序逻辑设计。一般来说，比较经典的基本可编程单元的配置是一个寄存器加一个查找表，但不同厂商的寄存器和查找表的内部结构有一定的差异，而且寄存器和查找表的组合模式也不同。
了解底层配置单元的lut和register比率的一个重要意义在于器件选型和规模估算。由于fpga内部除了基本可编程逻辑单元外，还有嵌入式的ram、pll或dll，专用的hard ip core等，这些模块也能等效出一定规模的系统门，所以简单科学的方法是用器件的register或lut的数量衡量。
嵌入式块ram目前大多数fpga都有内嵌的块ram。嵌入式块ram可被配置为单端口ram、双端口ram、内容地址存储器（cam）以及fifo等常用存储结构。
cam，即为内容地址存储器。写入cam的数据会和其内部存储的每一个数据进行比较，并返回与端口数据相同的所有内部数据的地址。简单的说，ram是一种写地址，读数据的存储单元；cam与ram恰恰相反。
除了块ram，xilinx和lattice的fpga还可以灵活地将lut配置成ram、rom、fifo等存储结构。
丰富的布线资源布线资源连通fpga内部所有单元，连线的长度和工艺决定着信号在连线上的驱动能力和传输速度。根据工艺、长度、宽度和分布位置的不同而划分为4类不同的类别：
全局性的专用布线资源：用以完成芯片内部全局时钟和全局复位/置位的布线；长线资源：用以完成器件bank间的一些高速信号和一些第二全局时钟信号的布线；短线资源：用来完成基本逻辑单元间的逻辑互连与布线；其他：在逻辑单元内部还有着各种布线资源和专用时钟、复位等控制信号线。由于在设计过程中，往往由布局布线器自动根据输入的逻辑网表的拓扑结构和约束条件选择可用的布线资源连通所用的底层单元模块，所以常常忽略布线资源。其实布线资源的优化与使用和实现结果有直接关系。
底层内嵌功能单元内嵌功能模块主要指dll（delay locked loop）、pll（phase locked loop）、dsp和cpu等软处理核（soft core）。现在越来越丰富的内嵌功能单元，使得单片fpga成为了系统级的设计工具，使其具备了软硬件联合设计的能力，逐步向soc平台过渡。
dll和pll具有类似的功能，可以完成时钟高精度、低抖动的倍频和分频，以及占空比调整和移相等功能。xilinx公司生产的芯片上集成了dll，altera公司的芯片集成了pll，lattice公司的新型芯片上同时集成了pll和dll。pll和dll可以通过ip核生成的工具方便地进行管理和配置。
内嵌专用硬核与“底层嵌入单元”是有区别的，这里指的硬核主要是那些通用性相对较弱，不是所有fpga器件都包含的硬核。
内嵌专用硬核是相对底层嵌入的软核而言的，指fpga处理能力强大的硬核（hard core），等效于asic电路。为了提高fpga性能，芯片生产商在芯片内部集成了一些专用的硬核。例如：为了提高fpga的乘法速度，主流的fpga中都集成了专用乘法器；为了适用通信总线与接口标准，很多高端的fpga内部都集成了串并收发器（serdes），可以达到数十gbps的收发速度。
xilinx公司的高端产品不仅集成了arm，还内嵌了dsp core模块，并提出mpsoc、rfsoc等概念。
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可编程逻辑单元作用与fpga的基本i/o口相同，但是cpld应用范围局限性较大，i/o的性能和复杂度与fpga相比有一定的差距，支撑的i/o标准较少，频率也较低。
基本逻辑单元cpld中基本逻辑单元是宏单元。所谓宏单元就是由一些与、或阵列加上触发器构成的，其中“与或”阵列完成组合逻辑功能，触发器用以完成时序逻辑。
与cpld基本逻辑单元相关的另外一个重要概念是乘积项。所谓乘积项就是宏单元中与阵列的输出，其数量标志了cpld容量。乘积项阵列实际上就是一个“与或”阵列，每一个交叉点都是一个可编程熔丝，如果导通就是实现“与”逻辑，在“与”阵列后一般还有一个“或”阵列，用以完成最小逻辑表达式中的“或”关系。
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fpga
fpga由6部分组成，分别为可编程输入/输出单元、基本可编程逻辑单元、嵌入式块ram、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核等。
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外部输入信号可以通过iob模块的存储单元输入到fpga的内部，也可以直接输入fpga内部。当外部输入信号经过iob模块的存储单元输入到fpga内部时，其保持时间（hold time）的要求可以降低，通常默认为0。
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