USB3.0：VL817Q7-C0的LAYOUT指南（一）
本文着重讲解市面上常见的usb3.0集线器驱动芯片威盛vl817-q7c0的layout布局处理以及注意事项。可分为三小节。本文着重讲解第一小节：pcb布局的重点说明。
一：latout 布局重点说明： 1：首先是pcb板线路的阻抗事宜，在此举例两层板阻抗注意事项, 双层板： usb：90ω+/- 10 % w-s-w → 11-5-11 mils
sata: 100ω+/- 10 % w-s-w →6-5-6 mils
板厚：1.6mm
usb : 90 ω +/- 10 % w-s-w = 12-5-12 mils
sata: 100 ω +/- 10 % w-s-w =7-5-7 mils
，其次是线路的间距规格 所有阻抗线彼此的间距尽可能越大越好，理想值大于5倍的线宽(5w)
阻抗线与gnd shape，via以及其他零件的间距应当大于宽（3w），可以的话4倍线宽以上更好。
其次是diff pair走线时需要将gnd铜箔空间也做出来
.vias on gnd走线形状 靠近阻抗线的gnd shape旁边应该有一连串gnd vias，并且gnd vias彼此之间的间距至少要少于200mils，且间距越小越好。
注：应避免先例有凸起，细长且末端没有gnd via的gnd shape。
2:90ohm阻抗线的via
diff. pair：w-s-w = 6-6-6 mils
via spec.：drill = 12 mil，pad = 20 mil，antipad = 28 mil
trace angle：45 degree
一般换层
s-pitch = 54 mil ， g-pitch = 34 mil
错线
s-pitch = 55 mil , g-pitch = 30 mil
minimum via to trace spacing v2t = 6 mil
diff pari 走線設定 chip e-pad
gnd vias越多越好，且平均分佈(但是須注意power plane的完整性)
de-caps 的 gnd via 最好在 e-pad 上
注：gnd铺铜请不要+字铺铜
4.：power plane de-caps的拜访要越靠近chip越好
所有的电源最好用讴歌power plane的设计，且与其他层连接的via要越多越好。
电源部分的vias要比后端的要多，power源头。
5.：usb3.0连接器 usb 3.0 std a, stack a, and std b connectors
dip via for tx/rx pins:
drill = 28 mil, pad = 43 mil, antipad (l2 and l3) = 80 mil
miceo usb
tx/rx pads:
pad width = 20 mil
etched gnd width on l2 = 23 mil
l3 应该 要是 gnd shape
smd焊点
pad width = 50 mil
pad picth=66.93mil
etched gnd width on l2 = 146.93 mil
l3 should still be gnd
以上就是vl817的layout的布局说明，由于篇幅有限，文本有些细节并未仔细说明。
第二节的pcblayout的检查以及第三节vli chip layout的布局说明将于不久尽快整理并且发布。咨询第一小节详情可联系博主，共同谈论交流。
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，其次是线路的间距规格 所有阻抗线彼此的间距尽可能越大越好，理想值大于5倍的线宽(5w)
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其次是diff pair走线时需要将gnd铜箔空间也做出来
.vias on gnd走线形状 靠近阻抗线的gnd shape旁边应该有一连串gnd vias，并且gnd vias彼此之间的间距至少要少于200mils，且间距越小越好。
注：应避免先例有凸起，细长且末端没有gnd via的gnd shape。
2:90ohm阻抗线的via
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注：gnd铺铜请不要+字铺铜
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5.：usb3.0连接器 usb 3.0 std a, stack a, and std b connectors
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pad width = 50 mil
pad picth=66.93mil
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l3 should still be gnd
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