转向32GT/s速度的PCIe设计所面临的挑战
在计算和网络应用中采用pci express® (pcie) 接口非常普遍，这些应用包括中央处理器（cpu）、图形处理器（gpu）、网络接口卡（nic）、交换机、服务器以及诸如固态设备（ssd）之类更 新型的存储系统，等等。然而，当今的网络和快速兴起的人工智能（ai）应用均要求在加速器 和gpu中采用更大的带宽以及更快的互连，以便发送和接收更大量的数据。
鉴于pcie在此类应用中的广泛使用以及越来越大的带宽需求，pci-sig产业联盟最近宣布了最新规范pcie 5.0，它把数据速率提高到32gt/s，并使链路带宽增加一倍，从64gb/s 提高到128gb/s。 图1显示了pcie 互连和总带宽的演变。
图1：pci-sig带宽增长
pcie 5.0规范主要处理速度提升以及相关物理层（phy层）的修改。然而，转向32gt/s设计时，将会带 来 系统设计人员及phy设计人员都必须考虑的几项挑战。本文描述了转向32gt/s速度的pcie设计所面临的挑战，以及设计人员如何能够利用新的pcie 5.0接口成功设计出系统。
系统设计师面临的挑战
印刷电路板（pcb）的走线、连接器、电缆乃至ic封装都是系统级的带宽限制因素，它们使 得高 数据 速率 的设计变得具有挑战性。高信号频率增加了铜损和功率损耗，这会导致传输距离减小。另外，更高 信号 频 率中存在的通道损失会导致信号完整性（si）问题。
为了满足各种应用的需求，pcie通道的种类有很多，既有不包含连接器的“芯片到芯片”拓扑结构，也 有 包 含背板接口的复杂服务器拓扑结构，而且这样的背板 接口还包括多个 pcb卡和两个 或多个连 接器。 如图2至图5所示，大多数pcie通道在每一端都由一个ic封装组成，而且带有多个pcb，其中包括： 处 理 器 板、附加卡和转接卡；它们全部连接至一个或多个夹层卡或pcie卡机电（cem）连接器。
图2：“芯片到芯片”接口，最简单的通道，没有连接器
图3(a)：带有一个夹层连接器的通道
图3(b)：带有一个边缘连接器（附加卡）的通道
图4(a)：带有两个连接器并使用一个转接卡和一个附加卡的通道
图4(b)：带有两个线路卡和两个连接器的标准背板通道
图5：具有两个以上连接器的复杂背板通道
历史上，pcie系统设计人员把通用低成本fr4 pcb材料和引线键合（wirebond）封装用于 高达 8gt/s 数 据 速率（gen3）的大多数应用，这种做法已被证明是成功的。但是，在32gt/s的数 据速率下 使用 这 种材料 和封装并不可行。
由于通道损耗的增加，即使在最大速率为16gt/s的pcie 4.0中（它对于在下一代电路板设计中保持 现有 的 通道长度是必不可少的），大多数设计人员也正在从fr4 pcb转向更低损耗的材料，如megtron。 pcb在 设计上也可以在走线之间采用更宽的空间间隔，以便进一步提高系统级si性能。同样，对于si，许多设计将 使用增强的cem连接器或定制的夹层连接器，并且将回钻pcb通孔，以便尽量缩短截线（stub）长度。在 某些通道很长的情况下，也可以使用重定时器。
然而，所有这些增强都是有代价的。megtron材料的成本可能比标准fr4材料高出1.2倍至2.5倍，而且pcb 走线可能需要进一步加大间隔以获得更好的抖动（jitter）性能，从而导致更大、更昂贵的 pcb。如果 采用 截线（stub）回钻（电路板制造过程中的一个增量步骤），也会增加 pcb的总成本。 另一个需要考虑 的因 素是，增强的和定制的表面贴装连接器如何比标准通孔cem连接器更为昂贵。此外，采用时脉 重驱器会 增 加物料清单（bom）成本、数据路径延迟和系统功耗；它们也会占据pcb上额外区域，这会增加电路 板及 组装成本。
为了验证其设计，系统设计人员必须与信号完整性工程师、封装设计人员、soc设计人员 以及电 路板 布局 设计人员密切合作，对其通道中的每个组件进行建模，并验证其整个端到端性能。
phy设计师面临的挑战
对16gt/s phy设计进行渐进式改进在大多数应用中并不足以满足pcie 5.0通道 要求。 由于在 32gt/s 速 度下信道损耗显著增加，发射器（tx）和接收器（rx）中的均衡电路需要显著的改进。另外，更 严 格 的 抖动参数和抖动限制以及回波损耗规格也要求在tx和rx中重新设计许多子电路。
预计pcie 5.0的phy将通过控制器以及单独参考时钟独立扩展频谱计时（sris）来支持通道通路裕量（lane margining）请保留英文描述等功能，同时满足在过程、电压和温度角（corner）建议保留英文 等方 面 更 严格的时序和抖动要求。
此类增强和额外的限制使得设计pcie 5.0 32gt/s phy变得非常复杂，需要许多方面的能力来实现低功耗、小面积和低延迟的phy，同时提供最佳信号和电源完整性（pi）性能。
具有精确模型、经过硅验证的phy使得设计人员能够对端到端通道进行建模、设计和模拟，以便对 系统 设 计进行验证和优化。
小结
在诸如网络、存储和新兴人工智能等数据密集型应用中，对带宽的要求越来越高，这迫切需要更快的互连，例如在32gt/s速度下的新型pcie 5.0技术。但是，设计人员必须了解并考虑在转向32gt/s pcie设计时 面临 的诸多挑战。在更高的数据速率下解决信号完整性、封装和通 道性能等问 题需要在多 个领域具 备充分 能 力。这就是为什么越来越多的片上系统（soc）设计人员采用经 过验证的第三方 ip来进行成功的 ic集成的 原因。
许多企业都在利用诸如synopsys这样可靠且经过验证的第三方ip和电源完整性服务。借助于synopsys以数十年pcie专业知识为基础的面向pcie 5.0的ip，soc设计 人员可 以尽早启 动其32gt/s 的设计。 soc设计 人 员可以与synopsys合作，以讨论在更高数据速率下pcie通道的性能需求，同时解决ip集成、时序收敛、信 号完整性、封装和制造方面的需求。我们将在随后发布的文档中详细阐述每项挑战。
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图1：pci-sig带宽增长
pcie 5.0规范主要处理速度提升以及相关物理层（phy层）的修改。然而，转向32gt/s设计时，将会带 来 系统设计人员及phy设计人员都必须考虑的几项挑战。本文描述了转向32gt/s速度的pcie设计所面临的挑战，以及设计人员如何能够利用新的pcie 5.0接口成功设计出系统。
系统设计师面临的挑战
印刷电路板（pcb）的走线、连接器、电缆乃至ic封装都是系统级的带宽限制因素，它们使 得高 数据 速率 的设计变得具有挑战性。高信号频率增加了铜损和功率损耗，这会导致传输距离减小。另外，更高 信号 频 率中存在的通道损失会导致信号完整性（si）问题。
为了满足各种应用的需求，pcie通道的种类有很多，既有不包含连接器的“芯片到芯片”拓扑结构，也 有 包 含背板接口的复杂服务器拓扑结构，而且这样的背板 接口还包括多个 pcb卡和两个 或多个连 接器。 如图2至图5所示，大多数pcie通道在每一端都由一个ic封装组成，而且带有多个pcb，其中包括： 处 理 器 板、附加卡和转接卡；它们全部连接至一个或多个夹层卡或pcie卡机电（cem）连接器。
图2：“芯片到芯片”接口，最简单的通道，没有连接器
图3(a)：带有一个夹层连接器的通道
图3(b)：带有一个边缘连接器（附加卡）的通道
图4(a)：带有两个连接器并使用一个转接卡和一个附加卡的通道
图4(b)：带有两个线路卡和两个连接器的标准背板通道
图5：具有两个以上连接器的复杂背板通道
历史上，pcie系统设计人员把通用低成本fr4 pcb材料和引线键合（wirebond）封装用于 高达 8gt/s 数 据 速率（gen3）的大多数应用，这种做法已被证明是成功的。但是，在32gt/s的数 据速率下 使用 这 种材料 和封装并不可行。
由于通道损耗的增加，即使在最大速率为16gt/s的pcie 4.0中（它对于在下一代电路板设计中保持 现有 的 通道长度是必不可少的），大多数设计人员也正在从fr4 pcb转向更低损耗的材料，如megtron。 pcb在 设计上也可以在走线之间采用更宽的空间间隔，以便进一步提高系统级si性能。同样，对于si，许多设计将 使用增强的cem连接器或定制的夹层连接器，并且将回钻pcb通孔，以便尽量缩短截线（stub）长度。在 某些通道很长的情况下，也可以使用重定时器。
然而，所有这些增强都是有代价的。megtron材料的成本可能比标准fr4材料高出1.2倍至2.5倍，而且pcb 走线可能需要进一步加大间隔以获得更好的抖动（jitter）性能，从而导致更大、更昂贵的 pcb。如果 采用 截线（stub）回钻（电路板制造过程中的一个增量步骤），也会增加 pcb的总成本。 另一个需要考虑 的因 素是，增强的和定制的表面贴装连接器如何比标准通孔cem连接器更为昂贵。此外，采用时脉 重驱器会 增 加物料清单（bom）成本、数据路径延迟和系统功耗；它们也会占据pcb上额外区域，这会增加电路 板及 组装成本。
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